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公开(公告)号：KR101655877B1
公开(公告)日：2016-09-09
申请号：KR1020140046184
申请日：2014-04-17
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , H03L7/0891 , H03L7/0895 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233
Abstract: 본발명은시간디지털변환기에관한것으로, 시간디지털변환기는, 순환구조로연결되고인에이블(enable) 신호에따라동작하는복수의제1 지연셀을포함하는제1 게이티드링오실레이터(gated ring oscillator); 순환구조로연결되고인에이블신호에따라동작하는복수의제2 지연셀을포함하는제2 게이티드링오실레이터; 제1 게이티드링오실레이터에서순환하는제1 순환신호에대해소정의위상차를갖도록, 제2 게이티드링오실레이터에서순환하는제2 순환신호의위상을조절하는위상조절부; 및복수의제1 지연셀 및복수의제2 지연셀의출력신호들을샘플링하여인에이블신호의지속시간에대응하는디지털값을출력하는디지털변환부를포함한다.
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公开(公告)号：KR101382500B1
公开(公告)日：2014-04-10
申请号：KR1020130006032
申请日：2013-01-18
Applicant: 연세대학교 산학협력단
CPC classification number: H03L7/0802 , H03L7/0814 , H03L7/0818 , H03L7/087 , H03L7/0995 , H03L7/16
Abstract: The present invention relates to a delay locked loop and a clock generation method, wherein the delay locked loop comprises: a ring oscillator which includes a delay line for generating a delay clock signal by delaying a reference clock signal, circulates a feedback clock signal corresponding to the delay clock signal to the delay line, and synchronizes an N (N is an integer of 2 or more) cycle of the feedback clock signal to one cycle of the reference clock signal; and a first frequency divider for generating an output clock signal by dividing a frequency of the delay clock signal by 1/N (N is an integer of 2 or more) times. [Reference numerals] (110) Delay line; (120) Signal selecting unit; (130) Delay control unit; (140) First frequency divider; (150) Dummy delay unit; (AA) Reference clock signal; (BB) Delay signal; (CC) Input clock signal; (DD) Control code; (EE) Delay clock signal; (FF) Feedback clock signal; (GG) Output clock signal
Abstract translation: 延迟锁定环和时钟产生方法本发明涉及延迟锁定环和时钟产生方法，其中延迟锁定环包括：环形振荡器，其包括用于通过延迟参考时钟信号产生延迟时钟信号的延迟线，使对应于 延迟时钟信号到延迟线，并将反馈时钟信号的N（N是2或更大的整数）周期同步到参考时钟信号的一个周期; 以及第一分频器，用于通过将延迟时钟信号的频率除以1 / N（N是2或更大的整数）来产生输出时钟信号。 （附图标记）（110）延迟线; （120）信号选择单元; （130）延时控制单元; （140）第一分频器; （150）虚拟延迟单元; （AA）参考时钟信号; （BB）延时信号; （CC）输入时钟信号; （DD）控制码; （EE）延迟时钟信号; （FF）反馈时钟信号; （GG）输出时钟信号
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公开(公告)号：KR1020140026680A
公开(公告)日：2014-03-06
申请号：KR1020120091899
申请日：2012-08-22
Applicant: 연세대학교 산학협력단
CPC classification number: H03K5/133 , G11C7/1093 , G11C7/222 , H03K2005/00058 , H03L7/0818
Abstract: The present invention relates to a delay circuit and a delay control method. The delay circuit includes transmission gates connected in a parallel; a look-up table generating unit generating a look-up table indicating information on turn-on combination of the transmission gates corresponding to linear delay steps; and a control code generation unit generating a control code for controlling the transmission gates by using the generated information on the turn-on combination of the look-up table. [Reference numerals] (110) User interface unit; (120) Control code generation unit; (130) Look-up table generating unit; (140) Storage unit; (AA) Input signal; (BB) Output signal
Abstract translation: 本发明涉及延迟电路和延迟控制方法。 延迟电路包括并联连接的传输门; 查找表生成单元，生成表示对应于线性延迟步骤的传输门的开启组合的信息的查找表; 以及控制代码生成单元，其通过使用关于查找表的开启组合的生成信息来生成用于控制传输门的控制代码。 （附图标记）（110）用户界面单元; （120）控制代码生成单元; （130）查找表生成单元; （140）存储单元; （AA）输入信号; （BB）输出信号
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公开(公告)号：KR102100691B1
公开(公告)日：2020-04-14
申请号：KR1020180170885
申请日：2018-12-27
Applicant: 연세대학교 산학협력단
IPC: G01R19/165 , G01R19/00 , H03K3/354
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Patent Agency Ranking
公开(公告)号：KR101887995B1
公开(公告)日：2018-08-13
申请号：KR1020170002838
申请日：2017-01-09
Applicant: 연세대학교 산학협력단
Abstract: 본실시예들은실험동물의시선을유인하는유인체의변화를조절하고, 실험동물의머리의움직임을추적하고, 유인체의변화및 실험동물의머리의움직임을비교하여실험동물이유인체의변화를인지하는지여부를판단함으로써, 실험동물의시력을객관적이고정확하게측정할수 있는실험동물시력측정방법및 장치를제공한다.
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公开(公告)号：KR1020180081925A
公开(公告)日：2018-07-18
申请号：KR1020170002838
申请日：2017-01-09
Applicant: 연세대학교 산학협력단
CPC classification number: A61B3/032 , A61B5/0077 , A61B5/11 , G06K9/00362
Abstract: 본실시예들은실험동물의시선을유인하는유인체의변화를조절하고, 실험동물의머리의움직임을추적하고, 유인체의변화및 실험동물의머리의움직임을비교하여실험동물이유인체의변화를인지하는지여부를판단함으로써, 실험동물의시력을객관적이고정확하게측정할수 있는실험동물시력측정방법및 장치를제공한다.
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公开(公告)号：KR101759437B1
公开(公告)日：2017-07-18
申请号：KR1020160048866
申请日：2016-04-21
Applicant: 연세대학교 산학협력단
CPC classification number: H01L31/107 , G01J2001/442 , G01J2001/4466 , H01L27/14643 , H01L31/02027 , G01N21/6408 , G04F10/005 , G06F9/30029
Abstract: 일실시예에따른단일포톤계수장치는복수위상락 루프(PLL)를이용하여인가되는각 클락의에지를검출하여결합신호를생성하는에지컴바이너, 단일포톤검출(SPAD) 어레이의각 SPAD에서발생하는모든이벤트를 OR 트리및 XOR 트리를이용하여샘플링하는샘플링부및 상기결합신호에기초하여상기샘플링된이벤트를카운트하여단일포톤을계수하는계산부를포함한다.
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公开(公告)号：KR101621855B1
公开(公告)日：2016-05-19
申请号：KR1020140043045
申请日：2014-04-10
Applicant: 연세대학교 산학협력단
Abstract: 본발명은전하펌프및 위상동기루프에관한것으로, 본발명의실시예에따른전하펌프는, 제1 게이트에풀업(pull-up) 신호가인가되는제1 스위칭트랜지스터; 제2 게이트에풀다운(pull-down) 신호가인가되는제2 스위칭트랜지스터; 제1 전류미러를통해제1 스위칭트랜지스터에풀업전류를형성하는제1 전류소스트랜지스터; 및제2 전류미러를통해제2 스위칭트랜지스터에풀다운전류를형성하는제2 전류소스트랜지스터를포함하고, 제1 전류소스트랜지스터및 제2 전류소스트랜지스터의바디(body)에, 제1 스위칭트랜지스터와제2 스위칭트랜지스터의드레인또는소스사이에형성되는제어전압이인가된다.
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公开(公告)号：KR1020150121291A
公开(公告)日：2015-10-29
申请号：KR1020140046184
申请日：2014-04-17
Applicant: 연세대학교 산학협력단
CPC classification number: G04F10/005 , H03L7/0891 , H03L7/0895 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M2201/4233
Abstract: 본발명은시간디지털변환기에관한것으로, 시간디지털변환기는, 순환구조로연결되고인에이블(enable) 신호에따라동작하는복수의제1 지연셀을포함하는제1 게이티드링오실레이터(gated ring oscillator); 순환구조로연결되고인에이블신호에따라동작하는복수의제2 지연셀을포함하는제2 게이티드링오실레이터; 제1 게이티드링오실레이터에서순환하는제1 순환신호에대해소정의위상차를갖도록, 제2 게이티드링오실레이터에서순환하는제2 순환신호의위상을조절하는위상조절부; 및복수의제1 지연셀 및복수의제2 지연셀의출력신호들을샘플링하여인에이블신호의지속시간에대응하는디지털값을출력하는디지털변환부를포함한다.
Abstract translation: 时间数字转换器技术领域本发明涉及时间数字转换器。 时间数字转换器包括：第一选通环形振荡器，其包括以循环结构连接并根据使能信号操作的多个第一延迟单元; 第二选通环形振荡器，其包括以循环结构连接并根据使能信号操作的多个第二延迟单元; 相位调整部，其调节在所述第二选通环形振荡器中循环的第二循环信号的相位，以与在所述第一选通环形振荡器中循环的所述第一循环信号具有一定的相位差; 以及数字转换部件，其通过对多个第一延迟单元和多个第二延迟单元的输出信号进行采样来响应于使能信号的持续时间输出数字值。
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