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公开(公告)号：WO2012108576A1
公开(公告)日：2012-08-16
申请号：PCT/KR2011/002001
申请日：2011-03-23
Applicant: 연세대학교 산학협력단 , 정성욱 , 류경호 , 정동훈
CPC classification number: H03K3/017
Abstract: 본 발명은 에지컴바이너의 구조 및 이를 이용한 주파수 체배기, 주파수 체배방법에 관한 것이다. 본 발명의 일실시예에 따른 에지컴바이너는 NMOS 패스게이트, 인버터 및 차단 PMOS 트랜지스터로 구성되는 별도의 제어부를 이용하여 차동 캐스코드 전압 스위치 로직의 PMOS 트랜지스터의 턴오프(turn-off) 동작을 제어함으로써, 고속 동작이 가능하게 하여, 주파수 체배기의 성능을 향상시킬 수 있다.
Abstract translation: 本发明涉及一种边缘组合器的结构，以及使用它的倍频器和倍频方法。 根据本发明的一个实施例的边缘组合器使用包括NMOS通道栅极，反相器和阻塞PMOS晶体管的附加控制单元，以便控制差分级联电压开关逻辑的PMOS晶体管的截止操作。 因此，可以进行快速操作，从而提高倍频器的性能。
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公开(公告)号：KR101659840B1
公开(公告)日：2016-09-30
申请号：KR1020100021900
申请日：2010-03-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03K5/1565 , G11C7/222 , H03L7/0814
Abstract: 데이터처리장치에채용가능하며, 듀티교정회로를갖는지연동기루프및 그의듀티교정방법이개시된다. 그러한듀티교정회로를구비한지연동기루프에서의듀티교정방법은, 듀티교정용클럭의제1 천이에서출력클럭의제2 천이를얼라인하고, 상기출력클럭의제1 천이에서상기듀티교정용클럭을샘플링하여듀티사이클의오차를검출한다. 듀티사이클의교정은상기검출된듀티사이클의오차에따라스큐드게이트체인을이용하여실행된다. 본발명의실시예에따르면, 딜레이미스매치에무관하게보다정확한듀티교정동작이저 비용으로달성된다.
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公开(公告)号：KR1020150083259A
公开(公告)日：2015-07-17
申请号：KR1020140002814
申请日：2014-01-09
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
IPC: G05F1/565
Abstract: 본발명의일 실시예에의한전압변환장치는제어신호에따라입력전압으로부터출력전압을생성하는전원부및 기준클럭신호와출력전압에따라제어신호를피드백제어하는전원제어부를포함한다.
Abstract translation: 本发明涉及电压转换器。 根据本发明实施例的电压转换器包括：功率单元，根据控制信号从输入电压产生输出电压; 以及根据参考时钟信号和输出信号控制控制信号的功率控制单元反馈。 根据本发明的转换器可以通过使用数字方式的频率调整单元来减少EMI噪声的产生。
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公开(公告)号：KR101383223B1
公开(公告)日：2014-04-14
申请号：KR1020120091899
申请日：2012-08-22
Applicant: 연세대학교 산학협력단
Abstract: 본 발명은 지연 회로 및 지연 제어 방법에 관한 것으로, 병렬 연결된 전송게이트들; 선형적 지연스텝들에 대응하는 상기 전송게이트들의 턴온(turn-on) 조합에 관한 정보를 나타내는 룩업테이블을 생성하는 룩업테이블 생성부; 및 생성된 상기 룩업테이블의 상기 턴온 조합에 관한 정보를 이용하여, 상기 전송게이트들을 제어하기 위한 제어코드를 생성하는 제어코드 생성부를 포함하는 지연 회로를 제공한다.
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公开(公告)号：KR101342093B1
公开(公告)日：2013-12-18
申请号：KR1020120077897
申请日：2012-07-17
Applicant: 연세대학교 산학협력단
CPC classification number: H03K5/133 , G11C7/1093 , G11C7/222 , H03K2005/00058 , H03L7/0818
Abstract: The present invention relates to a delay circuit which includes delay cells connected in series. One or more delay cells among the delay cells in the delay circuit includes: a first try state inverter which selectively reverses a forward direction input signal from a first delay cell depending on a control signal and then outputs to the forward direction input terminal of a second delay cell; a second try state inverter which selectively reverses the forward direction input signal depending on the control signal and outputs to the reverse direction input terminal of the first delay cell; a third try state inverter which selectively reverses the reverse direction output signal from the second delay cell depending on the control signal and outputs to the reverse direction input terminal of the first delay cell; and a floating prevention circuit for preventing a floating of the forward direction input terminal of the second delay cell. [Reference numerals] (110) Control signal generating unit
Abstract translation: 延迟电路技术领域本发明涉及一种包括延迟单元串联连接的延迟电路。 延迟电路中的延迟单元中的一个或多个延迟单元包括：第一测试状态反相器，其根据控制信号选择性地反转来自第一延迟单元的正向输入信号，然后输出到第二延迟单元的正向输入端 延迟细胞 第二尝试状态反相器，其根据控制信号选择性地反转正向输入信号，并输出到第一延迟单元的反向输入端; 第三尝试状态反相器，其根据控制信号选择性地反转来自第二延迟单元的反向输出信号，并输出到第一延迟单元的反向输入端; 以及用于防止第二延迟单元的正向输入端的浮置的浮动防止电路。 （附图标记）（110）控制信号生成单元
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Patent Agency Ranking
公开(公告)号：KR1020120047378A
公开(公告)日：2012-05-14
申请号：KR1020100108682
申请日：2010-11-03
Applicant: 연세대학교 산학협력단
CPC classification number: G01K7/346 , G05B19/048 , H03K3/02
Abstract: PURPOSE: A temperature sensing circuit and a temperature sensing method are provided to enhance a degree of integration because a temperature is measured by forming reference signals and pulse signals using one clock signal transmitted from outside. CONSTITUTION: A temperature sensing circuit(100) comprises a dispenser unit(110), a pulse generating unit(120), a control unit(140), and a temperature calculation unit(150). The dispenser unit generates first and second demultiply signals(DM1,DM2) from a clock signal transmitted(CLK). The pulse generating unit operates by responding to the second demultiply signals and generates pulse signals according to a time delay between input and output signals of each logic gates. The control unit controls the number of the logic gates by comparing reference signals(REF) delaying the first demiltiply signals and pulse signals. The temperature calculation unit calculates the temperature based on the controlled numbers of the logic gates.
Abstract translation: 目的：提供温度检测电路和温度感测方法以增强集成度，因为通过使用从外部发送的一个时钟信号形成参考信号和脉冲信号来测量温度。 构成：温度检测电路（100）包括分配器单元（110），脉冲发生单元（120），控制单元（140）和温度计算单元（150）。 分配器单元从发送的时钟信号（CLK）产生第一和第二多分支信号（DM1，DM2）。 脉冲发生单元通过响应于第二多分支信号进行操作，并根据每个逻辑门的输入和输出信号之间的时间延迟产生脉冲信号。 控制单元通过比较延迟第一分解信号和脉冲信号的参考信号（REF）来控制逻辑门的数量。 温度计算单元基于逻辑门的受控编号来计算温度。
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公开(公告)号：KR1020110133269A
公开(公告)日：2011-12-12
申请号：KR1020100052905
申请日：2010-06-04
Applicant: 연세대학교 산학협력단
Abstract: PURPOSE: A temperature sensing circuit and an operating method thereof are provided to improve reliability by calculating temperature using the number of NAND gates. CONSTITUTION: A temperature sensing circuit(100) comprises a delay unit(110), a comparison unit(120), a delay control unit(130), and a temperature calculation unit(140). The delay unit generates pulse signal(PS) using a plurality of logic gates which delays an input signal. Each delay times of the plurality of the logic gates is varied according to temperature. A controller receives a reference pulse signal(RS) from the outside. The controller compares the pulse width of the reference pulse signal and the pulse signal. The controller controls the number of the plurality of the logic gates according to a comparison result.
Abstract translation: 目的：提供一种温度检测电路及其操作方法，以通过使用多个NAND门计算温度来提高可靠性。 构成：温度检测电路（100）包括延迟单元（110），比较单元（120），延迟控制单元（130）和温度计算单元（140）。 延迟单元使用延迟输入信号的多个逻辑门产生脉冲信号（PS）。 多个逻辑门的每个延迟时间根据温度而变化。 控制器从外部接收参考脉冲信号（RS）。 控制器比较参考脉冲信号的脉冲宽度和脉冲信号。 控制器根据比较结果控制多个逻辑门的数量。
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公开(公告)号：KR1020110102736A
公开(公告)日：2011-09-19
申请号：KR1020100021900
申请日：2010-03-11
Applicant: 삼성전자주식회사 , 연세대학교 산학협력단
CPC classification number: H03K5/1565 , G11C7/222 , H03L7/0814 , G11C8/00
Abstract: 데이터 처리 장치에 채용 가능하며, 듀티 교정회로를 갖는 지연 동기 루프 및 그의 듀티 교정방법이 개시된다. 그러한 듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법은, 듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하고, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출한다. 듀티 사이클의 교정은 상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 실행된다. 본 발명의 실시 예에 따르면, 딜레이 미스매치에 무관하게 보다 정확한 듀티 교정 동작이 저 비용으로 달성된다.
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公开(公告)号：KR1020110078372A
公开(公告)日：2011-07-07
申请号：KR1020090135163
申请日：2009-12-31
Applicant: 연세대학교 산학협력단
IPC: H03K3/037 , H03K3/3562
CPC classification number: H03K3/0372 , H03K3/012 , H03K3/3562
Abstract: PURPOSE: A data retention circuit is provided to improve the degree of integration by providing a data storing and restoration without an additional retention latch. CONSTITUTION: In a data retention circuit, a master latch(210) is connected to a first node(211) and a second node(212). A slave latch(220A) is connected to a third node(223) and a fourth node(224). A first switch forms a current path between the first node and the third node. A second switch forms a current path between the second Node and fourth node. A connection circuit(230) comprises the first to fourth MOS transistors(231-234).
Abstract translation: 目的：提供数据保持电路，通过提供数据存储和恢复来提高集成度，而无需额外的保留锁存器。 构成：在数据保持电路中，主锁存器（210）连接到第一节点（211）和第二节点（212）。 从锁存器（220A）连接到第三节点（223）和第四节点（224）。 第一交换机形成第一节点和第三节点之间的当前路径。 第二交换机形成第二节点和第四节点之间的当前路径。 连接电路（230）包括第一至第四MOS晶体管（231-234）。
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公开(公告)号：KR101882136B1
公开(公告)日：2018-07-25
申请号：KR1020170033267
申请日：2017-03-16
Applicant: 연세대학교 산학협력단
IPC: H02N2/18
CPC classification number: H02N2/181
Abstract: 본발명은배터리에너지인베스팅기반의에너지하베스팅장치에서전압제어지연라인을이용하여에너지인베스팅시간을조절하기위한장치및 방법을개시한다. 본발명의일실시예에따르면에너지하베스팅장치는물리적진동에너지를회수하여압전소자전압을생성하는에너지회수부, 상기생성된압전소자전압에기초하여펄스를생성하는제어펄스생성부, 상기생성된펄스의펄스폭에기초하여에너지인베스팅시간을계산하는인베스팅시간계산부, 및상기계산된에너지인베스팅시간동안배터리로부터에너지를전달받는전압유도부를포함한다.
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