-
公开(公告)号：KR100155324B1
公开(公告)日：1998-11-16
申请号：KR1019950047062
申请日：1995-12-06
Applicant: 한국전자통신연구원
IPC: H01M10/44
Abstract: 본 발명은 이동통신 단말기를 비롯하여 노트북 컴퓨터 등 축전지를 사용하여 전원을 공급하는 기기 및 장치에서 축전지의 메모리 효과를 제거하기 위한 방법에 관한 것으로, 다수의 축전지와 이 축전지의 상태를 검출하는 축전지 상태 검출부 및 이 검출부의 검출신호에 따라 상기 축전지의 충방전을 제어하는 제어부를 포함하여 구성되는 충전장치에 있어서, 상기 축전지 상태 검출부가 다수의 축전지의 충전종지 전압과 방전종지 전압 상태를 검출하는 제1단계와, 상기 제1단계에서 상기 축전지 상태 검출부가 축전지 모두 방전종지 전압 상태임을 검출하는 경우 제어부가 축전지의 전압상태를 충전모드로 전환시켜 상기 축전지를 충전시키도록 제어하는 제2단계와, 상기 제1단계에서 상기 축전지 상태 검출부가 임의의 축전지가 충전종지 전압상태이� ��, 임의의 다른 축전지가 방전종지 전압상태임을 검출하는 경우 상기 제어부가 방전종지상태인 축전지는 충전상태로 전환시키고 충전종지상태인 축전지는 방전상태로 전환시키어 각각 축전지의 충, 방전을 제어하는 제3단계와 상기 제1단계에서 상기 축전지 상태 검출부가 임의의 축전지가 방전상태임을 검출하는 경우 상기 제어부가 상기 축전지를 종지전압 상태까지 방전시킨 후 충전중인 임의의 축전지와 충방전을 교번시키도록 제어하는 제4단계를 포함하여 이루어져, 다수의 축전지를 사용하여 충방전을 교번시키고, 이에 따라 상기 축전지를 항상 방전종지 전압가지 사용한 후 다시 충전할 수 있어 축전지의 수명을 최대한으로 유지할 수 있는 장점이 있다.
-
公开(公告)号：KR100144828B1
公开(公告)日：1998-08-01
申请号：KR1019940036354
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H04L27/34
Abstract: 본 발명은 디지털 이동통신 시스팀 및 기타 무선통신 시스템에서 사용하는 디지털 QPSK 복조기에 관한 것으로서, 반송파 재생부와, 위상검출기와, QPSK디코더, 및 데이타 클럭 재생부로 구성되어 위상 검출기를 이용하여 반송파와 변조파의 위상차를 검출하고 위상차에 따른 전압 레벨에 따라 변조 데이타 패턴을 디코더를 통하여 직접 복원한다. 즉, 입력변조파를 동상성분과 직교성분으로 구분하여 각각 별도의 채널로 구분하여 복조한 후에 동상성분과 직교 성분 테이타를 스위칭에 따라 조합하여 정보 데이타를 복원하는 종래의 QPSK 복조기와는 달리 위상검출기를 통하여 입력변조파와 반송파와의 위상차를 검출하고 QPSK 디코더를 이용하여 정보 데이타를 복원함으로써 복조기에서 전력소모와 하드웨어 구성상의 복잡성 및 비용을 경감할 수 있게 된다.
-
公开(公告)号：KR1019970056498A
公开(公告)日：1997-07-31
申请号：KR1019950047867
申请日：1995-12-08
Applicant: 한국전자통신연구원
Abstract: 본 발명은 DDS를 이용한 PSK변조기, 특히 QPSK 변조기의 요소를 디지탈화하는 보정로직 및 타이머 그리고 DDS를 이용하여 상기 변조기를 구현하기 위한 것으로서, 입력되는 값에 따라 위상이 증가되는 PIR과, PIR로 부터 출력되는 위상값을 누적하는 위상 누적기와, 전송 데이타를 동상 및 직교성분으로 분리하는 IQ분리로직과, IQ분리 로직의 출력변조 데이타를 위상 정보에 포함시키는 오프셋 위상 엔코더와, 오프셋 위상 엔코더과 위상 누적기의 출력신호를 가산하여 메모리 어드레스를 생성하는 가산기와, 위상누적기의 값이 소정값 이상 증가 되지 않도록 타이머를 작동시키는 보정로직 및 타이머 그리고 보정로직 및 타이머의 동작을 제어하는 보정로직 제어부를 포함하여 구성되어, 변조 보정로직 및 타이머를 통해서 임의의 값을 주더라도 2π주기마다 항 상 새로 0°부터 시작해되어 성능이 향상된 DDS를 이용한 변조기를 구현할 수 있게 된다.
-
-
公开(公告)号：KR1019960015938B1
公开(公告)日：1996-11-23
申请号：KR1019940030895
申请日：1994-11-23
Applicant: 한국전자통신연구원
Inventor： 정용주
IPC: H03L7/16
Abstract: a window detector which converts the output signal duty width of phase detector into the parallel data of predetermined bit by counting the duty width as clock signal corresponding to the constant multiplied value of reference frequency during the reference frequency period; and a digital/analog converter which provides voltage to voltage control oscillator as control signal by converting the duty value outputted as a data form from the window detector into analog voltage.
Abstract translation: 窗口检测器，其通过将占空比宽度作为在参考频率周期内与参考频率的常数相乘值对应的时钟信号进行计数，将相位检测器的输出信号占空比宽度转换为预定位的并行数据; 以及数字/模拟转换器，其通过将从窗口检测器输出的作为数据形式的占空比值转换成模拟电压，提供电压到电压控制振荡器作为控制信号。
-
Patent Agency Ranking
公开(公告)号：KR1019960012924B1
公开(公告)日：1996-09-25
申请号：KR1019940021581
申请日：1994-08-30
Applicant: 한국전자통신연구원
IPC: H03L7/16
Abstract: judging wether a next 1st. instantaneous phase is over 2 by considering a increment of 1st. phase data width and a present 1st. instantaneous phase; calculating the 2nd. instantaneous phase by accumulating the increment of the 2nd. phase data width; calculating and detecting a time to be 2 using the 1st. and 2nd. instantaneous phases; and initializing for starting next synthesizing period if a time to be 2 is detected.
Abstract translation: 判断下一个1。 通过考虑1的增量，瞬时相位超过2。 相位数据宽度和当前1。 瞬时相 计算第二。 通过累加第二次增量的瞬时相位。 相数据宽度; 使用第1次计算和检测时间为2。 和第二。 瞬时相 并且如果检测到时间为2，则用于开始下一个合成周期的初始化。
-
-
公开(公告)号：KR1019960020007A
公开(公告)日：1996-06-17
申请号：KR1019940031319
申请日：1994-11-26
Applicant: 한국전자통신연구원
Inventor： 정용주
IPC: H03L7/16
Abstract: 본 발명은 직접주파수합성기(DDS)와 PLL 합성기를 혼합한 하이브리드 주파수 합성기에 관한 것이다.
본 발명의 구성중 직접주파수합성기는 제1위상누적기 이외에도 K/N인 위상 데이타가 입력되고 상기 제1위상누적기 보다 N배 빠른 클럭으로 동작하는 제2위상누적기(21), 두 위상누적기의 출력을 합산하여 그 결과가 360°가 되는 시점을 검출하여 초기화 회로에 공급하는 360°검출부 및 두 위상누적기의 상태를 초기화하고 초기화된 시점에서 다시 출력주파수의 다음 주기를 합성하도록 제1위상누적기의 출력 타이밍을 조절하는 초기화 회로로 구성되는 것을 특징으로 하며, 상기 본 발명에 의해 장치의 소형화가 가능하여 경제적이다.-
公开(公告)号：KR1019960009421A
公开(公告)日：1996-03-22
申请号：KR1019940021581
申请日：1994-08-30
Applicant: 한국전자통신연구원
IPC: H03L7/16
Abstract: 본 발명은 디지틀 주파수 합성기에 관한 것으로, 출력에서 발생되는 주기적인 진폭왜곡과 드리프트를 체결함으로써 발생주파수대역에서 항상 일정한 출력진폭과 드리프트가 발생되지 않는 안정된 신호를 발생할 수 있도록 하는 데 그 목적이 있다.
디지틀 직접주파 합성기에서는 입력순위상값의 크기와 클럭주파수값의 관계에 따라 출력합성파형에서 주기적으로 드리프트와 진폭왜곡이 발생된다. 이는 위상어 큐물레이터의 출력에서 잔류위상이 존재할 때 주로 발생되는 것으로 해석되고 있다.
본 발명은 기존의 위상어큐믈레이터에서 입력되는 순위상데이타를 누적할 때 누적된 위상값이 2
를 초과하는 순간에 발생되는 잔류위상 성분을 제거하고 항상 0에서 2
까지를 합성할 수 있도록 제어하는 제어부(50)와 제2의 어큐뮬레이터(60)를 포함한다.
본 발명에 따르면,출력신호의 스퓨리어스와 드리프트를 제거할 수 있어 보다 정밀한 주파수를 생성할 수 있다.-
公开(公告)号：KR1019960003097B1
公开(公告)日：1996-03-04
申请号：KR1019930026132
申请日：1993-12-01
Applicant: 한국전자통신연구원
IPC: H04B14/00
Abstract: The frequency generator is for providing frequency to a FDMA/FDD transceiver by using a single frequency source. The circuit includes a first phase locked loop(PLL1) for generating an output signal according to a channel selection signal and a reference signal, a second phase locked loop(PLL2) for generating carrier signal according to output signal of the first PLL and a modulated signal, and an injection oscillator(ILO3) for generating a local oscillation signal according to output signal of the second PLL.
Abstract translation: 频率发生器用于通过使用单个频率源向FDMA / FDD收发器提供频率。 该电路包括用于根据信道选择信号和参考信号产生输出信号的第一锁相环（PLL1），用于根据第一PLL的输出信号产生载波信号的第二锁相环（PLL2） 信号和用于根据第二PLL的输出信号产生本地振荡信号的注入振荡器（ILO3）。
-
-
-
-
-
-
-
-
-
Search Results
69
records
(took 0.024 seconds)
