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    情報処理装置、情報処理装置の試験命令列及び試験方法
    41.
    发明专利
    情報処理装置、情報処理装置の試験命令列及び試験方法 审中-公开
    信息处理装置，信息处理装置的测试指令和测试方法

    公开(公告)号：JP2015108986A

    公开(公告)日：2015-06-11

    申请号：JP2013251685

    申请日：2013-12-05

    Applicant: 富士通株式会社

    Inventor： 中水 明 ,  小林 達樹 ,  森岡 哲哉 ,  成田 弘樹

    IPC: G06F12/08 ,  G06F12/16

    CPC classification number: G06F11/1405 ,  G06F11/2236 ,  G06F12/0811 ,  G06F12/0875 ,  G06F2212/452

    Abstract: 【課題】CPUの試験を効率的に行う。 【解決手段】キャッシュメモリ、第1と第2のメモリを有する情報処理装置のプロセッサの試験方法である。第1のメモリ中の命令列と命令列の処理に使用されるデータのうち、改変されると第1のメモリ中の命令列で修復できない命令列とデータを、キャッシュメモリによりアクセスされない第2のメモリにバックアップする。第1のメモリ中の命令列をプロセッサに実行させるときに、所定のタイミングで、キャッシュメモリにフェッチさせる命令列とデータを改変する。プロセッサが第1のメモリ中の命令列を実行している間に、第1のメモリ中の命令列を用いて修復できない命令列の改変によってエラーが発生すると、第2のメモリにバックアップした命令列を、第1のメモリに書き込む。第1のメモリ中の命令列及びデータを用いて修復できる命令列やデータの改変によってエラーが発生すると、第1のメモリ中の命令列及びデータを用いてエラーの原因である命令列やデータを修復する。 【選択図】図1

    Abstract translation: 要解决的问题：有效测试CPU。公开了一种用于包括高速缓冲存储器和第一和第二存储器的信息处理设备的处理器的测试方法。 在第一存储器中的指令串和用于处理指令串的数据之间，如果修改了指令串和第一存储器中的指令串无法修复的数据被备份在第二存储器中，该存储器不被高速缓冲存储器访问 。 当处理器执行第一存储器中的指令串时，指令串和要在高速缓冲存储器中取出的数据在预定的定时被修改。 当处理器执行第一存储器中的指令串时，如果通过使用第一存储器中的指令串修改不能修复的指令串发生任何错误，则备份到第二存储器中的指令串被写入第一存储器 记忆。 如果通过修改指令串或通过使用第一存储器中的指令串和数据来修复的数据引起任何错误，则通过使用第一存储器中的指令串和数据来修复引起错误的指令串或数据 。

    An information processing apparatus and an error correction method
    43.
    发明专利
    An information processing apparatus and an error correction method 有权

    公开(公告)号：JP4334598B1

    公开(公告)日：2009-09-30

    申请号：JP2008107130

    申请日：2008-04-16

    Applicant: 株式会社東芝

    Inventor： 賢治 吉田

    IPC: G06F12/16

    CPC classification number: G06F11/1405

    Abstract: 【課題】割り込みを用いずにメモリエラーを容易に訂正することができる情報処理装置を実現する。
    【解決手段】ＣＰＵ１１からフェッチ要求された命令にエラーが存在することが検出された場合、命令送出部１３１は、メモリ１３からリードされた命令をプロセッサに送出する代わりに、フェッチ要求によって指定されたメモリアドレスと同一のメモリアドレスをスタックに保存する第１の命令と、リードされた命令のエラー訂正処理を実行するエラー訂正処理ルーチンへジャンプするための第２の命令とを、ＣＰＵ１１に送出する。 これにより、エラー訂正処理が実行された後に、フェッチ要求された命令に制御を戻すことができる。
    【選択図】図１

    Functional unit for a processor
    46.
    发明公开
    Functional unit for a processor 审中-公开
    Funktionseinheitfüreinen Prozessor

    公开(公告)号：EP2869202A1

    公开(公告)日：2015-05-06

    申请号：EP13191370.9

    申请日：2013-11-04

    Applicant: UNIVERSITEIT TWENTE

    Inventor： Rohani, Alireza ,  Kerkhoff, Hans Gerard

    IPC: G06F11/14

    CPC classification number: G06F11/1405

    Abstract: The invention provides a functional unit for a processing unit, the functional unit comprising:
    - at least one input register (21, 21') configured to receive data from at least a data source (4, 6);
    - a combinational logic unit (25) configured to
    - receive an input value from the at least one input register,
    - produce an output (28) using the input value,
    - detect the occurrence of an error in the output, and
    - raise a detection signal (26) in case an error is detected;

    characterized by
    - at least one shadow register (23, 23') connected to the data source (4, 6), the at least one shadow register being configured to receive data from the data source (4, 6) and to send data to the combinational logic unit (25),
    wherein the functional unit (25) is configured to, when an error is detected during processing of an input value by the combinational logic unit (25), provide said input value again to the combinational logic unit (25).

    Abstract translation: 本发明提供了一种用于处理单元的功能单元，所述功能单元包括：至少一个输入寄存器（21,21'），被配置为从至少一个数据源（4,6）接收数据; - 组合逻辑单元（25），被配置为 - 从所述至少一个输入寄存器接收输入值， - 使用所述输入值产生输出（28）， - 检测所述输出中的错误的发生，以及 - 提高 在检测到错误的情况下检测信号（26）; 其特征在于 - 连接到所述数据源（4,6）的至少一个影子寄存器（23,23'），所述至少一个影子寄存器被配置为从所述数据源（4,6）接收数据并将数据发送到 组合逻辑单元（25），其中功能单元（25）被配置为当由组合逻辑单元（25）处理输入值期间检测到错误时，将所述输入值再次提供给组合逻辑单元（25） 25）。

    ARITHMETIC DEVICE FOR CONCURRENTLY PROCESSING A PLURALITY OF THREADS
    47.
    发明公开
    ARITHMETIC DEVICE FOR CONCURRENTLY PROCESSING A PLURALITY OF THREADS 有权
    运算器多线程同时处理

    公开(公告)号：EP2169553A4

    公开(公告)日：2011-05-04

    申请号：EP07790187

    申请日：2007-06-20

    Applicant: FUJITSU LTD

    Inventor： GOMYO NORIHITO ,  SUNAYAMA RYUICHI

    IPC: G06F11/14

    CPC classification number: G06F11/1405

    Abstract: A processor is provided that is capable of concurrently processing a sequence of instructions for a plurality of threads achieving the retry success rate equivalent to the success rate in processors that process a sequence of instructions for a single thread. An arithmetic device 200 is provided with an instruction execution circuit 201 for executing a plurality of threads, or an execution control circuit 202 for controlling the execution state or rerunning of the threads.

    ARITHMETIC DEVICE FOR CONCURRENTLY PROCESSING A PLURALITY OF THREADS
    48.
    发明公开
    ARITHMETIC DEVICE FOR CONCURRENTLY PROCESSING A PLURALITY OF THREADS 有权
    石墨切割机

    公开(公告)号：EP2169553A1

    公开(公告)日：2010-03-31

    申请号：EP07790187.4

    申请日：2007-06-20

    Applicant: Fujitsu Limited

    Inventor： GOMYO, Norihito ,  SUNAYAMA, Ryuichi

    IPC: G06F11/14

    CPC classification number: G06F11/1405

    Abstract: A processor is provided that is capable of concurrently processing a sequence of instructions for a plurality of threads achieving the retry success rate equivalent to the success rate in processors that process a sequence of instructions for a single thread. An arithmetic device 200 is provided with an instruction execution circuit 201 for executing a plurality of threads, or an execution control circuit 202 for controlling the execution state or rerunning of the threads.

    Abstract translation: 提供了一种处理器，其能够同时处理多个线程的指令序列，其实现与处理单个线程的指令序列的处理器中的成功率相当的重试成功率。 算术装置200具有用于执行多个线程的指令执行电路201或用于控制线程的执行状态或重新运行的执行控制电路202。

    A method and apparatus of generating shadow process
    50.
    发明公开
    A method and apparatus of generating shadow process 失效
    Verfahren undGerätzur Schattenprozessgenerierung。

    公开(公告)号：EP0449660A2

    公开(公告)日：1991-10-02

    申请号：EP91302831.2

    申请日：1991-03-28

    Applicant: KABUSHIKI KAISHA TOSHIBA

    Inventor： Kanai, Tatsunori, c/o Intellectual Property Div. ,  Yoshimura, Masahiko, c/o Intellectual Property Div

    IPC: G06F11/14

    CPC classification number: G06F11/1482 ,  G06F11/1405 ,  G06F11/2038 ,  G06F11/2041 ,  G06F11/2046 ,  G06F11/2097

    Abstract: A method and apparatus controlling the generation of a shadow-process in a multi-computer system. When the real-process (40) requests a service from the operating system (36) of a first computer (32), it is decided if the requested service is an update instruction to external data of the real-process or for remote execution of a process on another computer. If so, it is then determined if the shadow-process (44) was already generated during execution of the real-process. If the shadow-process was not previously generated, the operating system generates the shadow-process in a second computer (34) and then copies state information to the second computer (34) at predetermined intervals. If the real-process does not initiate a request for service constituting such an update instruction or remote execution at all, execution of the real-process (40) is completed without generating the shadow-process (44).

    Abstract translation: 一种控制在多计算机系统中产生阴影处理的方法和装置。 当实际处理（40）从第一计算机（32）的操作系统（36）请求服务时，确定所请求的服务是否是对实际进程的外部数据或远程执行的更新指令 在另一台计算机上的进程。 如果是，则确定在执行实际过程中是否已经生成了影子处理（44）。 如果之前未生成阴影处理，则操作系统在第二计算机（34）中生成阴影处理，然后以预定间隔将状态信息复制到第二计算机（34）。 如果实际过程根本没有启动构成这种更新指令或远程执行的服务请求，则完成实现过程（40）的执行而不产生阴影处理（44）。

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