公开(公告)号：CN111653573A

公开(公告)日：2020-09-11

申请号：CN201910670520.6

申请日：2019-07-23

Applicant: 东芝存储器株式会社

Inventor： 中木宽

IPC: H01L27/11578 ,  H01L27/11551

Abstract: 本实施方式提供一种能够将配线层恰当地连接于存储单元的半导体层的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1衬底；及多个电极层，设置在所述第1衬底的上方，且积层在第1方向。所述装置还具备：第1半导体层，在所述多个电极层内沿所述第1方向延伸；及金属层，设置在所述多个电极层中的最上层的上方，且与所述第1方向交叉而延伸。所述装置还具备第2半导体层，设置在所述第1半导体层与所述金属层之间，将所述第1半导体层与所述金属层电连接，且包含杂质浓度比所述第1半导体层高的杂质扩散层。

公开(公告)号：CN111627473A

公开(公告)日：2020-09-04

申请号：CN201910583201.1

申请日：2019-07-01

Applicant: 东芝存储器株式会社

Inventor： 志村安广 ,  上野广贵 ,  四方刚

IPC: G11C5/06 ,  G11C11/407 ,  G11C11/4074 ,  G11C11/408

Abstract: 根据一实施方式，半导体存储装置具备第1、第2存储器晶体管、及与它们的栅极电极连接的第1、第2字线。另外，半导体存储装置以依次执行针对第1存储器晶体管的第1写入动作、针对第2存储器晶体管的第1写入动作、针对第1存储器晶体管的第2写入动作、针对第2存储器晶体管的第2写入动作的方式构成。另外，在第1写入动作中，仅执行1次对第1字线或第2字线输入多个编程电压的编程动作，在执行编程动作后仅执行1次对第1字线或第2字线输入一个或多个验证脉冲的验证动作。

公开(公告)号：CN111607782A

公开(公告)日：2020-09-01

申请号：CN201910700558.3

申请日：2019-07-31

Applicant: 东芝存储器株式会社

Inventor： 浅井俊晶 ,  阿佐见范之

IPC: C23C16/458 ,  C23C16/513

Abstract: 实施方式提供一种能够避免电弧的产生的半导体制造装置。一实施方式的半导体制造装置具备：支承半导体基板的载置台；以及导电性的环状部件，以包围半导体基板的方式设于载置台的外周部。载置台具有在环状部件的内周端部的下部设置的槽。

公开(公告)号：CN111599711A

公开(公告)日：2020-08-28

申请号：CN201910640340.3

申请日：2019-07-16

Applicant: 东芝存储器株式会社

Inventor： 中冈聪 ,  北村嘉教 ,  佐藤胜广

IPC: H01L21/67

Abstract: 一个实施方式的基板处理装置具备：处理槽，贮存对基板进行处理的药液；配管，具有从处理槽的底部朝向基板排出气泡的排出口；以及棒状体，配置于排出口与基板之间，将气泡分割。

公开(公告)号：CN111583978A

公开(公告)日：2020-08-25

申请号：CN201910729612.7

申请日：2019-08-08

Applicant: 东芝存储器株式会社

Inventor： 安田阳平

IPC: G11C11/40 ,  G11C11/36 ,  G11C5/14 ,  H03F1/30 ,  H03F3/45

Abstract: 一实施方式提供一种能够使差动放大电路的动作高速化的半导体装置及存储器系统。根据一实施方式，提供一种具有第1差动放大电路的半导体装置。第1差动放大电路具有第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管和第6晶体管。第2晶体管栅极及漏极侧连接于第1晶体管。第3晶体管经由第1晶体管或不经由第1晶体管而被二极管连接。第4晶体管经由第2晶体管或不经由第2晶体管而被二极管连接。第5晶体管和第3晶体管构成第1电流反射镜电路。第6晶体管与第3晶体管并联地连接于第1晶体管的漏极侧。第6晶体管和第5晶体管构成第2电流反射镜电路。

公开(公告)号：CN111564380A

公开(公告)日：2020-08-21

申请号：CN201910721547.3

申请日：2019-08-06

Applicant: 东芝存储器株式会社

Inventor： 原口辰也

IPC: H01L21/66 ,  H01L23/544 ,  H01L27/11575

Abstract: 本发明的实施方式涉及一种半导体存储装置、存储系统及不良检测方法。实施方式的半导体存储装置具备：第1及第2布线；存储晶体管，连接于第1及第2布线之间；第1选择晶体管，连接于第1布线及存储晶体管之间；第2选择晶体管，连接于第2布线及存储晶体管之间；第3布线，连接于第1选择晶体管的栅极电极；及第4布线，连接于第2选择晶体管的栅极电极。在第1～第2时点，向第3布线供给使第1选择晶体管成为ON状态的电压，向第4布线供给使第2选择晶体管成为OFF状态的电压，在第2～第3时点，向第3布线供给使第1选择晶体管成为OFF状态的电压，在第1、第3时点之间的第4时点，感测第1布线的电压及电流中的至少一者。

公开(公告)号：CN111564372A

公开(公告)日：2020-08-21

申请号：CN201910807005.8

申请日：2019-08-28

Applicant: 东芝存储器株式会社

Inventor： 志摩真也

IPC: H01L21/48 ,  H01L21/768

Abstract: 根据一个实施方式，本实施方式的半导体装置的制造方法如下。在衬底的第1面形成半导体元件。在半导体元件的上方形成第1绝缘膜。在第1绝缘膜上形成第1布线层。在第1布线层上形成第2绝缘膜。在第2绝缘膜上形成第2布线层。在第2布线层上形成第1电极。涂布覆盖第1电极及第2布线层的保护粘接剂。将支撑衬底粘接于保护粘接剂上。研磨与第1面为相反侧的衬底的第2面。将支撑衬底从保护粘接剂取下。研削保护粘接剂直到第1电极露出为止。

公开(公告)号：CN111524898A

公开(公告)日：2020-08-11

申请号：CN201910748426.8

申请日：2019-08-14

Applicant: 东芝存储器株式会社

Inventor： 小泽歩

IPC: H01L27/11578 ,  H01L27/11568

Abstract: 本发明的一实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置在积层着多层由导电层及绝缘层的组构成的单位层而成的积层体，设置三维地配置着存储单元的存储单元阵列、及将所述导电层与接点连接的接点部。所述接点部包含接点配置部、及连接部。所述接点配置部包含具有朝向离开所述存储单元阵列的第1方向降阶的各阶差的降阶阶差群、及具有朝向所述第1方向升阶的各阶差的升阶阶差群。所述连接部将所述存储单元阵列的所述导电层与被分断的所述升阶阶差群的所述导电层连接。

公开(公告)号：CN111446253A

公开(公告)日：2020-07-24

申请号：CN201910728216.2

申请日：2019-08-07

Applicant: 东芝存储器株式会社

Inventor： 大樌亮太

IPC: H01L27/11521 ,  H01L27/11568 ,  H01L27/11582 ,  H01L27/11556

Abstract: 实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备：多个支柱，沿着指定方向延伸；多个第1存储单元，沿着支柱的延伸方向，排列在各个支柱的某一侧的侧面；多个第2存储单元，沿着支柱的延伸方向，排列在各个支柱的另一侧的侧面；多条第1字线，沿着支柱的延伸方向排列，且分别连接于第1存储单元；及多条第2字线，沿着支柱的延伸方向排列，且分别连接于第2存储单元；且在配置有多个支柱的单元阵列内，多个支柱沿着第1字线及第2字线的引出方向，具有周期性地不间断排列。

公开(公告)号：CN111429958A

公开(公告)日：2020-07-17

申请号：CN201910723762.7

申请日：2019-08-06

Applicant: 东芝存储器株式会社

Inventor： 荒井健一 ,  原田佳和

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/26

Abstract: 根据实施方式，存储器芯片具备存储单元阵列、以及第1电路。所述第1电路对所述存储单元阵列的对象区域执行使用参数读取数据的第1处理。而且，所述第1电路在所述第1处理之后，执行改变所述参数的设定值并读取所述数据的第2处理。