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公开(公告)号：CN107767914A
公开(公告)日：2018-03-06
申请号：CN201710144254.4
申请日：2017-03-10
Applicant: 东芝存储器株式会社
CPC classification number: G11C16/26 , G11C7/1063 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/3427
Abstract: 实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1及第2存储器单元；第1及第2字线，分别连接在第1及第2存储器单元；以及控制电路，分别响应第1及第2指令集而执行读取动作。控制电路能够执行使用互不相同的第1至第3电压分别读取数据的第1序列及使用基于第1序列的结果的电压读取数据的第2序列。在基于第1指令集的第1存储器单元的读取动作中，连续地执行第1及第2序列。在接下来的基于第2指令集的第2存储器单元的读取动作中，执行基于第1存储器单元的读取动作中的第1序列的结果的第2序列。
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公开(公告)号：CN107767914B
公开(公告)日：2021-07-23
申请号：CN201710144254.4
申请日：2017-03-10
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：第1及第2存储器单元；第1及第2字线，分别连接在第1及第2存储器单元；以及控制电路，分别响应第1及第2指令集而执行读取动作。控制电路能够执行使用互不相同的第1至第3电压分别读取数据的第1序列及使用基于第1序列的结果的电压读取数据的第2序列。在基于第1指令集的第1存储器单元的读取动作中，连续地执行第1及第2序列。在接下来的基于第2指令集的第2存储器单元的读取动作中，执行基于第1存储器单元的读取动作中的第1序列的结果的第2序列。
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公开(公告)号：CN107785049B
公开(公告)日：2021-07-06
申请号：CN201710140180.7
申请日：2017-03-10
Applicant: 东芝存储器株式会社
Inventor： 原田佳和
Abstract: 实施方式提供一种能够提高处理能力的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：存储单元阵列(11)，包含至少可存储分别对应于第1及第2阈值分布的第1及第2数据中的任一数据的多个存储单元(MT)；字线(WL)，共通地连接于多个存储单元；以及控制电路(17)，进行读出动作。控制电路(17)在读出第1数据的情况下，对字线(WL)至少施加第1至第3电压，进行至少3次读出，且在读出第2数据的情况下，基于第1数据的读出结果，对字线(WL)施加第4电压而进行读出。
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公开(公告)号：CN113380297A
公开(公告)日：2021-09-10
申请号：CN202110761095.9
申请日：2017-03-10
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种半导体存储装置、存储器系统及执行读取动作的方法。实施方式的半导体存储装置包含：第1及第2存储器单元；第1及第2字线，分别连接在第1及第2存储器单元；以及控制电路，分别响应第1及第2指令集而执行读取动作。控制电路能够执行使用互不相同的第1至第3电压分别读取数据的第1序列及使用基于第1序列的结果的电压读取数据的第2序列。在基于第1指令集的第1存储器单元的读取动作中，连续地执行第1及第2序列。在接下来的基于第2指令集的第2存储器单元的读取动作中，执行基于第1存储器单元的读取动作中的第1序列的结果的第2序列。
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公开(公告)号：CN109493903A
公开(公告)日：2019-03-19
申请号：CN201810088575.1
申请日：2018-01-30
Applicant: 东芝存储器株式会社
Abstract: 本发明提供可缩短写入动作所花费的时间的半导体存储装置及存储器系统。半导体存储装置包含：第1及第2平面；第1锁存电路，保存从外部输入的页面；第2锁存电路，保存从第1锁存电路传输且含第1比特的页面；第3锁存电路，保存从第1锁存电路传输且含第2比特的页面；第4锁存电路，保存从外部输入的页面；第5锁存电路，保存从第4锁存电路传输且含第1比特的页面；第6锁存电路，保存从第4锁存电路传输且含第2比特的页面；及控制电路，控制写入动作。控制电路在执行第1处理的同时并行执行第2处理，第1处理是从外部接收含第1指令、地址、数据及第2指令的第1指令序列，第2处理是从第1锁存电路向第2锁存电路或第3锁存电路传输数据。
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公开(公告)号：CN110675908A
公开(公告)日：2020-01-10
申请号：CN201910138364.9
申请日：2019-02-25
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种可提升写入性能的半导体存储装置。实施方式的半导体存储装置包含包括多个存储单元的存储单元阵列20、与多个存储单元分别连接的多个位线、与多个存储单元共通连接的字线、及对字线施加编程脉冲从而在多个存储单元中将数据进行编程的控制电路24。控制电路24是使用1次编程脉冲，将第1状态的第1存储单元与较所述第1状态更高的第2状态的第2存储单元进行编程。
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公开(公告)号：CN105518793B
公开(公告)日：2019-06-04
申请号：CN201380079337.X
申请日：2013-07-08
Applicant: 东芝存储器株式会社
Inventor： 原田佳和
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/28
Abstract: 本实施方式的存储器包括存储器单元阵列。字线与存储器单元连接。位线与存储器单元的电流路径的一端连接。感测放大器部与多个位线连接。数据的写入工作包括第1写入循环和第2写入循环。第1写入循环包括第1编程工作和第1验证工作。第2写入循环包括第2编程工作和第2验证工作。感测放大器部以第1验证工作对多个位线中至少一条位线的电压进行放电。感测放大器部以第2验证工作保持多个位线的电压。
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公开(公告)号：CN111696593A
公开(公告)日：2020-09-22
申请号：CN201910599225.6
申请日：2019-07-04
Applicant: 东芝存储器株式会社
Inventor： 原田佳和
Abstract: 本发明的实施方式提供一种峰值电流较小的半导体存储装置。实施方式的半导体存储装置具备：第1、第2位线；第1、第2存储晶体管，分别连接于第1、第2位线；源极线，连接于第1、第2存储晶体管；以及字线，连接于第1、第2存储晶体管的栅极电极。在删除第1、第2存储晶体管的数据的删除动作中，执行第1删除电压施加动作，只对第1、第2存储晶体管的一者执行删除验证动作，对第1、第2存储晶体管的另一者不执行删除验证动作而执行第2删除电压施加动作。
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公开(公告)号：CN108520766A
公开(公告)日：2018-09-11
申请号：CN201710651121.6
申请日：2017-08-02
Applicant: 东芝存储器株式会社
Abstract: 实施方式的半导体存储装置具有存储单元(MT)、位线(BL)及读出放大器(15)。写入动作重复包含编程与第1及第2验证的编程循环。编程包含：第1编程，在第1验证失败的情况下执行；及第2编程，在第1验证通过但第2验证失败的情况下执行。第2验证基于第1条件而执行。在未中断写入动作的情况下，第1验证基于与第1条件不同的第2条件而执行，在已中断写入动作的情况下，重新开始写入动作后的最初的第1验证基于与第1及第2条件不同的第3条件而执行。
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