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公开(公告)号：KR100220555B1
公开(公告)日：1999-09-15
申请号：KR1019960050270
申请日：1996-10-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
CPC classification number: G11C29/787 , G11C5/143
Abstract: 디코딩 어드레스 페일을 방지하기 위해 개시된 리던던시 디코딩 회로는, 리던던시 어드레스를 출력단에 연결된 내부퓨즈들의 커팅에 의존하여 디코딩 출력하는 비교기와; 스위칭 제어신호에 응답하여 상기 비교기의 상기 출력단에 구동전류를 공급하는 구동부와; 파워업시에 미리 설정된 폭을 가지는 파워업 펄스를 발생하는 펄스발생부와; 전원전압에 일단이 연결되고 커팅가능한 마스터 퓨즈와 상기 마스터 퓨즈의 타단과 접지간에 연결되고 상기 파워업 펄스에 응답하는 스위칭소자를 가지며, 상기 마스터 퓨즈가 불완전하게 커팅된 경우에도 상기 스위칭 제어신호를 미리 설정된 레벨로 제공하여 상기 비교기의 디코딩 출력이 정상적으로 되게 하는 스위칭 제어신호 발생부를 가짐을 특징으로 한다.
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公开(公告)号：KR1019990066349A
公开(公告)日：1999-08-16
申请号：KR1019980002209
申请日：1998-01-24
Applicant: 삼성전자주식회사
Inventor： 김창래
IPC: G11C29/00
Abstract: 본 발명은 리던던시 디코더 회로에 관한 것으로서, 더 구체적으로는 디코딩 지연을 최소화할 수 있는 리던던시 디코더 회로에 관한 것으로서, 결함 셀을 대체하기 위한 리던던시 디코더 회로를 포함하는 반도체 메모리 장치에 있어서, 외부로부터 칩 선택 신호를 인가받고, 샘플링 제어 신호에 응답하여 리던던시 디코더 회로의 선택 모드를 제어하는 신호를 출력하는 칩 선택 버퍼와; 외부로부터 어드레스를 인가받고, 상기 샘플링 제어 신호에 응답하여 상기 어드레스를 래치하고 어드레스를 발생하는 어드레스 버퍼와; 리던던트 워드 라인 또는 리던던트 비트 라인을 선택하기 위한 리던던시 디코더 회로를 포함하되, 상기 리던던시 디코더 회로는 리던던시 디코더 회로를 인에이블시키기 위한 제 1 인에이블 회로와; 칩 선택 신호에 응답하여 상기 리던던시 디코더 회로를 인에이블시키기 위한 제 2 인에이블 회로와; 외부로부터 입력되는 어드레스와 비교되는 어드레스를 저장하기 위한 어드레스 저장 회로와; 상기 어드레스 저장 회로에 저장된 어드레스를 래치하는 래치 회로를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR1019980050388A
公开(公告)日：1998-09-15
申请号：KR1019960069196
申请日：1996-12-20
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 워드라인 구동에 대한 스피드 로스를 방지하기 위해, 리던던시 디코더를 포함하는 반도체 메모리 장치의 디셀렉트 신호 제공방법이 개시된다. 워드라인을 디스에이블시키는 디셀렉트 신호를 제공하는 방법은 상기 리던던시 디코더의 출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 빠르게 한다.
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公开(公告)号：KR1019930008656B1
公开(公告)日：1993-09-11
申请号：KR1019910012384
申请日：1991-07-19
Applicant: 삼성전자주식회사
IPC: H03K17/00
CPC classification number: H03K19/00361
Abstract: The data output buffer includes a data driving circuit composed of pull-up transistor (10) for responding to a first signal and pull-down transistor (11) for responding to a second signal. A control circuit (12) receives and delays the data signal and regulates the slope of the first signal to be less steep after reaching the threshold of the pull-up transistor. A second control circuit (13) receives and delays the data signal and regulates the slope of the second signal to be less steep after reaching the threshold of the pull-down transistor than before. The design may be modified to include a third PMOS in the two slope controllers respectively to make the transition slopes less steep.
Abstract translation: 数据输出缓冲器包括由上拉晶体管（10）组成的数据驱动电路，用于响应第一信号和下拉晶体管（11）以响应第二信号。 控制电路（12）接收并延迟数据信号，并且在达到上拉晶体管的阈值之后调节第一信号的斜率不太陡。 第二控制电路（13）接收并延迟数据信号，并且在达到下拉晶体管的阈值之后将第二信号的斜率调节为不太陡。 该设计可以被修改为在两个斜率控制器中分别包括第三个PMOS，以使转换斜率不那么陡。
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公开(公告)号：KR100059800B1
公开(公告)日：1993-02-26
申请号：KR1019890020608
申请日：1989-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
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公开(公告)号：KR1019910013283A
公开(公告)日：1991-08-08
申请号：KR1019890020608
申请日：1989-12-30
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 내용 없음.
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