-
公开(公告)号：KR100211758B1
公开(公告)日：1999-08-02
申请号：KR1019950025475
申请日：1995-08-18
Applicant: 삼성전자주식회사
IPC: H03K19/00
CPC classification number: H03K19/0013 , H03K17/04123
Abstract: 청구범위에 기재된 발명이 속하는 기술분야;
데이터 출력버퍼에 관한 것이다.
발명이 해결하려고 하는 기술적 과제;
서로 다른값의 전압값을 입력으로 하는 회로에서 발생될수 있는 오동작을 방지하기 위한 데이터 출력버퍼를 제공함에 있다.
발명의 해결방법의 요지;
풀-업 트랜지스터 및 풀-다운 트랜지스터와, 상기 풀-업 및 풀-다운 트랜지스터와 인버어터로 이루어진 제1 및 제2논리회로부로 이루어진 데이터 출력버퍼회로에 있어서; 쇼트펄스를 발생하는 쇼트펄스 발생기와; 상기 풀-업 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기의 펄스가 인가되는 제1트랜지스터와; 상기 풀-다운 트랜지스터의 게이트단자와 접지전원사이에 채널의 일단이 접속되고, 게이트단자로는 상기 쇼트펄스 발생기의 펄스가 인가되는 제2트랜지스터를 구비함을 요지로 한다.
발명의 중요한 용도;
반도체 메모리 장치의 출력 버퍼에 적합하게 사용된다.-
公开(公告)号：KR1019990057229A
公开(公告)日：1999-07-15
申请号：KR1019970077278
申请日：1997-12-29
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 기입 및 독출시 속도 향상을 위한 반도체 메모리 장치에 관한 것으로서, 매트릭스 형태로 배열되는 복수개의 메모리 셀 어레이 블록과; 상기 각 메모리 셀 어레이 블록과 대응되고, 데이터를 감지하기 위한 감지 증폭기와; 상기 메모리 셀 어레이 블록을 선택하기 위한 신호를 발생하는 블록 디코더와; 상기 블록 선택 신호를 입력으로 하여 감지 인에이블 신호를 발생하는 제어 회로를 포함하며, 상기 감지 증폭기는 상기 감지 인에이블 신호에 응답하여 데이터 감지를 위해 인에이블된다.
-
公开(公告)号：KR1019990046936A
公开(公告)日：1999-07-05
申请号：KR1019970065108
申请日：1997-12-01
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명의 반도체 메모리 장치는 적어도 하나의 에코 패드와; 적어도 2 개의 더미 셀들과; 상기 더미 셀들에 각각 대응하는 더미 블록 감지 증폭기들과; 상기 더미 블록 감지 증폭기들에 각각 연결되며, 상기 더미 블록 감지 증폭기들에 의해서 감지 증폭된 데이터가 제공되는 더미 데이터 출력 버퍼들과; 외부 클락 신호에 동기된 내부 클락 신호에 응답하여서 상기 더미 데이터 출력 버퍼들로부터 데이터를 받아들이고 상기 데이터를 순차적으로 출력하는 분류 독출 데이터 레지스터와; 상기 분류 독출 데이터 레지스터로부터 순차적으로 출력되는 데이터를 받아들이고 그리고 상기 데이터를 에코 클럭으로서 상기 입출력 패드를 통해서 외부로 출력하기 위한 오프 칩 구동기 및; 상기 오프 칩 구동기와 상기 에코 패드 사이에 병렬 연결된 더미 데이터 입력 버퍼를 포함한다.
-
公开(公告)号：KR100164355B1
公开(公告)日：1999-02-18
申请号：KR1019940035961
申请日：1994-12-22
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
펄스 워드 라인의 드라이브 방식으로 구동되는 리던던시 회로를 가지는 반도체 메모리 장치.
2. 발명이 해결하려고 하는 기술적 과제
펄스워드라인 드라이브 방식의 반도체 메모리 장치에서 노말 메모리 셀의 워드라인 선택과 리던던트 메모리셀의 워드라인의 선택이 동일한 타이밍상에서 발생되도록 제어한다.
3. 발명의 해결방법의 요지
본 발명에 따른 원리는 워드라인 구동펄스 발생수단을 가지는 반도체 메모리 장치에서 유용하게 사용될 것이다. 본 발명에 따른 원리는 외부의 어드레스를 프리 디코딩하여 발생되는 블럭선택신호를 상기 발생된 워드라인 구동펄스에 동기하여 출력한다. 그리고, 상기 워드라인 구동펄스에 동기하여 출력된 블럭선택신호를 디코딩하고, 통상의 리던던트 디코더로부터 발생된 리던던트 메인워드라인 선택신호를 상기 디코딩 정보에 동기하여 출력함으로써 실행된다.
4. 발명의 중요한 용도
펄스 워드 라인 방식의 반도체 메모리 장치.-
公开(公告)号：KR100168337B1
公开(公告)日：1998-12-15
申请号：KR1019950062171
申请日：1995-12-28
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: 본 발명은 정전하 방전 특성을 개선하기 위한 입력 보호 회로의 배치도에 관한 것으로, 입력패드 아래에 상기 입력패드와 연결되는 모스 트랜지스터 및 다이오드로 구성된 입력 보호 회로를 형성시킬 수 있는 배치도를 구비함으로써, 입력패드에 순간적인 고전압이 가해질 경우 모스 트랜지스터를 통하여 흐르는 순간적인 방전 전류를 크게 증가시킬 수 있는 정전하 방전 특성을 개선하기 위한 입력 보호 회로의 배치도를 제공한다. 본 발명에 의하면, 반도체장치의 면적을 증가시키지 않으면서 EDS내압을 크게 증가시킬 수 있어 고집적 반도체 장치의 신뢰성을 개선시킬 수 있다.
-
Patent Agency Ranking
公开(公告)号：KR100157344B1
公开(公告)日：1998-12-01
申请号：KR1019950013272
申请日：1995-05-25
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C7/1045 , G01R31/31701
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야: 반도체 메모리 장치의 퓨즈소자에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제: 내부옵션변경신호를 인에이블시키는 퓨즈가 임의의 상태에서 끊어지는 것을 방지하기 위한 상기 퓨즈소자를 제공함에 있다.
3. 발명의 해결방법의 요지: 내부옵션변경신호를 인에이블시키는 퓨즈소자 회로에 N개의 더미퓨즈를 가지는 회로를 연결하는 것을 포함한다.
4. 발명의 중요한 용도: 반도체 메모리 장치의 퓨즈소자 회로에 적합하게 사용한다.-
公开(公告)号：KR100146531B1
公开(公告)日：1998-11-02
申请号：KR1019950013266
申请日：1995-05-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: [청구범위에 기재된 발명이 속하는 기술 분야]
반도체 메모리 장치에 관한 것으로 특히 펄스제어발생기에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
오동작을 유발할 수 있는 더미 펄스가 발생하는 것을 막고 내부전원 전압 및 온도변화 그리고 공정의 변화에 관계없이 신뢰성을 향상시킬 수 있는 장치를 제공함에 있다.
[발명의 해결방법의 요지]
클럭신호를 지연시키기 위한 지연회로들을 서로 접속함으로써 연속된 동작을 할 수 있는 펄스제어발생기를 제공함에 있다.
[발명의 중요한 용도]
반도체 메모리 장치에 사용되는 펄스제어발생기에 적합하게 사용된다.-
公开(公告)号：KR1019980044336A
公开(公告)日：1998-09-05
申请号：KR1019960062415
申请日：1996-12-06
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 버스트 모드 기능을 가지는 반도체 메모리 장치에 적용 가능한 로우 디코더를 개시한다. 그러한 로우 디코더는 인가되는 노말 로우 어드레스에 응답하여 메인 워드라인을 인에이블시키며, 행 리던던시 리페어동작에서 리던던시 디코더에서 제공되는 리던던시 메인 워드라인 신호에 응답하여 상기 노말 로우 어드레스를 블록킹하는 메인 로우 디코더와; 상기 메인 로우 디코더의 출력과 버스트 모드에서 제공되는 버스트 어드레스를 수신하여 워드라인을 구동하는 섹션 로우 디코더를 가짐을 특징으로 한다.
-
公开(公告)号：KR1019980020275A
公开(公告)日：1998-06-25
申请号：KR1019960038708
申请日：1996-09-06
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 반도체 메모리 장치의 지연회로에 있어서, 각각의 출력단과 입력단이 직렬로 접속되고 입력신호에 응답하여 소정시간 지연된 출력신호를 출력하기 위한 다수개의 지연소자들과, 상기 지연소자들 각각의 사이에 게이트가 접속되며 기판으로 전원전압이 인가되어 각각의 캐패시턴스 값으로 상기 입력신호를 지연시키는 다수개의 캐패시터들과, 상기 캐패시터들 각각의 양단에 출력단이 공통접속되어 바이어스 전압을 가변 발생하여 상기 캐패시터들 각각에 공통으로 공급하여 상기 캐패시턴스 값을 조정하기 위한 바이어스 발생기로 구성함으로써 미세한 지연 시간 조정 및 정확한 지연 시간을 가지게 할 수 있게 한다.
-
公开(公告)号：KR100137341B1
公开(公告)日：1998-04-29
申请号：KR1019940003255
申请日：1994-02-23
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 소정의 제어 클럭에 따라 외부에서 입력되는 소정의 입력 신호와 접속하는 제어 레지스터와, 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 소정의 메모리 셀 어레이를 선택하기 위한 로우 및 컬럼 디코더와, 상기 메모리 셀 어레이와 접속하여 라이트 동작을 제어하는 라이트 드라이버와, 상기 메모리 셀 어레이와 접속하여 셀 데이터를 감지 증폭하기 위한 센스 앰프와, 상기 라이트 드라이버 및 상기 센스 앰프를 제어하기 위한 제어 회로와, 외부에서 공급되는 출력 인에이블 신호에 의하여 제어되는 데이터 출력 버퍼를 구비하는 반도체 메모리 장치에 있어서, 파워-온 또는 칩 디세이블 상태가 될 때를 감지한 후 리셋 신호를 발생하여 상기 디코더, 상기 제어 회로 및 상기 데이터 출력 버퍼를 리셋하거나 또는 � ��기 제어 레지스터를 리셋하는 리셋 회로를 구비하여 상기 파워-온시 칩 내의 과도 전류 및 상기 칩 디세이블시 스탠드바이 전류를 차단함을 특징으로 한다. 본 발명에 의하여 파워-온 또는 칩 디세이블 모드를 감지하여 파워-온시 모든 워드라인이 선택되어 과다한 전류가 흐르는 것을 방지하고, 칩 디세이블시 스탠드바이 전류를 감소시킬 수 있을뿐만 아니라, 안정된 동작을 수행하므로서 칩 신뢰성을 향상시킬 수 있는 효과가 있다.
-
-
-
-
-
-
-
-
-
Search Results
147
records
(took 0.026 seconds)
