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Patent Agency Ranking
公开(公告)号：KR1019980036067A
公开(公告)日：1998-08-05
申请号：KR1019960054541
申请日：1996-11-15
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 다층 금속 배선 패턴 및 그 제조방법은 상기 제1 도전층 패턴은 그 측면에 절연막 스페이서가 구비되어 있고 상면에는 제1 절연층 패턴과 도전성 플러그를 구비하고 있다.
따라서 종래 기술에서 문제가 되었던 갭 필링문제를 해결할 수 있다. 즉, 상기 스페이서는 상기 제1 도전층 패턴의 측면을 완만하게 하여 SOG를 사용하면 상기 제1 도전층 패턴간의 간격이 좁더라도 보이드없이 완전히 채울 수 있다. 또한, SOG가 상기 제1 도전층 패턴과 직접 접촉되지 않으므로 두 물질사이에 저항물질층이 형성되지 않는다. 따라서 제1 도전층 패턴의 저항은 높아지지 않는다.
또 하나, 상기 SOG를 상술한 바와 같이 저 유전물질로 채움으로써 상기 제1 도전층 패턴간에 형성될 수도 있는 기생 커패시터의 커패시턴스를 작게하여 누설전류를 최소화할 수 있다.-
公开(公告)号：KR1019980026854A
公开(公告)日：1998-07-15
申请号：KR1019960045420
申请日：1996-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 본 발명은 2 내지 8개의 아자(aza)기 또는 옥사(oxa)기를 포함하는 매크로사이클(macrocylcle) 화합물로 이루어진 군으로부터 선택된 리간드와 금속으로 이루어진 리간드 착물이 결합된 연마제 및 용매를 포함하는 금속막의 화학기계적 폴리싱용 조성물을 제공한다. 본 발명에 따른 폴리싱 조성물을 사용하면 산화제로서 K
3 Fe(CN)
6 , Fe(NO
3 )
3 등과 같은 금속 착물을 사용하여 금속 표면을 화학기계적으로 폴리싱하는 경우에 나타나는 연마제의 응집이나 금속의 오염 현상이 발생되지 않는다.-
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公开(公告)号：KR1019970067701A
公开(公告)日：1997-10-13
申请号：KR1019960009578
申请日：1996-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 반도체 장치의 SOG층 처리 방법에 관한 것으로서, 본 발명에 따른 SOG층 처리 방법은 소정의 패턴이 형성된 하지막상에 SOG층을 형성하는 단계와, 상기 SOG층을 750℃이하의 온도로 경화(bake)시키는 단계와, 상기 SOG층상에 흡습 방지층을 형성하는 단계와, 얻어진 결과물을 550℃이상의 온도에서 어닐링하는 단계를 포함한다. 본 발명의 방법에 따르면, 반도체 장치에서 층간 절연막으로 사용되는 SOG층의 흡습성을 현저하게 감소시킬 수 있다.
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公开(公告)号：KR1019970052580A
公开(公告)日：1997-07-29
申请号：KR1019950066944
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: 본 발명은 반도체 장치의 층간 절연막 평탄화 방법에 관한 것으로서, 본 발명에 따른 층간 절연막 형성방법은 트랜지스터가 형성된 반도체 기판상에 고온 산화막을 형성하는 단계와, 상기 고온 산화막 위에 하이드로겐 실세스퀴옥산을 기본으로 하는 유동성 산화물을 도포하여 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 열처리하는 단계를 포함한다. 본 발명에 의하면, 층간 절연막을 평탄화하기 위한 공정이 단순하고, 비용이 저렴하며, 평탄도가 우수하여 후속 배선 형성공정이 용이해진다.
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