公开(公告)号：KR1020040078477A

公开(公告)日：2004-09-10

申请号：KR1020030013429

申请日：2003-03-04

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  성희경

IPC: H03K17/22

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C11/406 ,  G11C11/4074 ,  G11C11/4076 ,  G11C2211/4067

Abstract: PURPOSE: A semiconductor device having a DLL(Delay Locked Loop) and a method for controlling the same are provided to minimize the power consumption by resetting the DLL according to the first and the second refresh modes. CONSTITUTION: A semiconductor device having a DLL includes a first refresh mode and a second refresh mode. The DLL(640) is used for maintaining the predetermined synchronization information at the first refresh mode. In addition, the DLL is reset at the second refresh mode. In addition, the DLL outputs the first internal clock signal synchronized with an external clock signal at the first refresh mode. In addition, the DLL outputs the second internal clock signal having a predetermined voltage level at the second refresh mode.

Abstract translation: 目的：提供一种具有DLL（延迟锁定环）的半导体器件及其控制方法，以通过根据第一和第二刷新模式复位DLL来最小化功耗。 构成：具有DLL的半导体器件包括第一刷新模式和第二刷新模式。 DLL（640）用于在第一刷新模式下维持预定的同步信息。 此外，DLL在第二刷新模式下被复位。 此外，DLL在第一刷新模式下输出与外部时钟信号同步的第一内部时钟信号。 此外，DLL在第二刷新模式下输出具有预定电压电平的第二内部时钟信号。

公开(公告)号：KR1020040078475A

公开(公告)日：2004-09-10

申请号：KR1020030013427

申请日：2003-03-04

Applicant: 삼성전자주식회사

Inventor： 김신호 ,  임종형

IPC: G11C7/10

Abstract: PURPOSE: A semiconductor memory device comprising a write driver is provided, which removes skew due to load difference of data lines per bank. CONSTITUTION: The semiconductor memory device comprises a plurality of memory banks, and a write driver driving the data line by receiving data being inputted from the external during a write operation. The write driver comprises a delay cell(31) and a write driving part(33). The write driver drives the data line by receiving data without delay in response to bank information or drives the data line after delaying the data, in order to remove the skew due to load difference of the data line per bank.

Abstract translation: 目的：提供包括写入驱动器的半导体存储器件，其由于每个存储体的数据线的负载差异而消除偏斜。 构成：半导体存储器件包括多个存储体，以及写入驱动器，通过在写操作期间接收从外部输入的数据来驱动数据线。 写入驱动器包括延迟单元（31）和写入驱动部分（33）。 写驱动器通过响应于存储体信息而不延迟地接收数据来驱动数据线，或者在延迟数据之后驱动数据线，以消除由于每个存储体的数据线的负载差异引起的偏斜。

公开(公告)号：KR100408412B1

公开(公告)日：2003-12-06

申请号：KR1020010031020

申请日：2001-06-02

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강경우

IPC: H03K19/0175

CPC classification number: H03K19/00384 ,  H03K19/00323

Abstract: A data buffer circuit includes first and second driver circuits coupled to the data latch circuit and operative to respectively pull up and pull down their outputs towards respective first and second voltages responsive to first and second data signals. An output circuit includes first and second transistors connected at an output node and operative to respectively pull up and pull down the output node toward respective ones of the first and second voltages responsive to respective ones of the outputs of the first and second driver circuits. A transition compensation circuit is operative to control relative rates at the output node of the output circuit transitions toward the first and second voltages responsive to a transition rate control signal.

Abstract translation: 数据缓冲器电路包括耦合到数据锁存电路的第一和第二驱动器电路，用于响应于第一和第二数据信号分别将其输出上拉和下拉到相应的第一和第二电压。 输出电路包括第一和第二晶体管，其在输出节点处连接，并响应于第一和第二驱动器电路的相应输出端，分别将输出节点上拉和下拉到第一和第二电压中相应的一个。 转换补偿电路用于响应于转换速率控制信号来控制输出电路的输出节点处的相对速率向第一和第二电压转变。

公开(公告)号：KR1020030001844A

公开(公告)日：2003-01-08

申请号：KR1020010037651

申请日：2001-06-28

Applicant: 삼성전자주식회사

Inventor： 임종형

IPC: G11C11/401

CPC classification number: G11C11/40615 ,  G11C7/106 ,  G11C11/40611

Abstract: PURPOSE: A Self refresh control circuit for immune to noise is provided to generate a control signal without affecting a glitch or a noise generated during the self refresh. CONSTITUTION: A self refresh control circuit for immune to noise includes a control signal generation circuit(21) for receiving a first control signal(TCKE) to control an intrusion and end of the self-refresh in response to an internal clock(PCLKA) synchronized by an external clock and for outputting a second control signal(PCKES) to control the intrusion and end of the self refresh synchronized to the external clock and a refresh master signal generation circuit(27) for outputting an order signal(PRFH) to order the performance of the refresh of a semiconductor memory device and a control signal to control the self refresh of the semiconductor memory device in response to the second control signal(PCKES).

Abstract translation: 目的：提供免疫噪声的自刷新控制电路以产生控制信号，而不影响自刷新期间产生的毛刺或噪声。 构成：用于免疫噪声的自刷新控制电路包括控制信号产生电路（21），用于接收第一控制信号（TCKE），以响应于同步的内部时钟（PCLKA）来控制自刷新的入侵和结束 通过外部时钟输出第二控制信号（PCKES），以控制与外部时钟同步的自刷新的入侵和结束;以及刷新主信号发生电路（27），用于输出订单信号（PRFH） 执行半导体存储器件的刷新和控制信号，以响应于第二控制信号（PCKES）来控制半导体存储器件的自刷新。

公开(公告)号：KR100360405B1

公开(公告)日：2002-11-13

申请号：KR1020000046094

申请日：2000-08-09

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강경우 ,  현동호

IPC: G11C7/06

Abstract: 출력 안정도를 개선하는 반도체 장치의 데이터 출력용 증폭 회로가 개시된다. 본 발명의 데이터 출력용 증폭 회로는 입력 데이터 라인쌍, 전류 입력 증폭부 및 래치 증폭부를 구비한다. 전류 입력 증폭부는 입력 데이터 라인쌍의 신호 레벨차를 감지하고 증폭하여 전압 레벨로서 출력한다. 래치 증폭부는 전류 입력 증폭부에서 출력되는 전압 레벨을 감지하고 주변회로부로 전달될 수 있는 정도의 레벨로 증폭하여 래치한다. 본 발명의 특징은 전류 입력 증폭부에서의 증폭 초반부의 증폭률과 증폭 후반부의 증폭률이 서로 다른 것에 있다. 본 발명의 다른 특징은 전류 입력 증폭부에서 출력되는 전압 레벨을 일정 수준으로 제한하는데 있다. 본 발명에 의하여, 반도체 장치의 데이터 출력용 증폭 회로의 증폭 동작이 안정적이며, 발진 가능성도 크게 감소된다. 따라서, 출력 데이터의 안정도가 개선되어 반도체 장치의 오동작이 방지될 수 있다.

公开(公告)号：KR100230372B1

公开(公告)日：1999-11-15

申请号：KR1019960041393

申请日：1996-09-20

Applicant: 삼성전자주식회사

Inventor： 주재훈 ,  임종형 ,  강상석 ,  류병일

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치의 내부 전압 변환기에 관한 것으로서, 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 변환기에 있어서, 제1 제어 신호와 제2 제어 신호의 반전 신호를 논리곱하는 논리 게이트, 기준 전압을 입력하여 대기 전압을 발생하는 대기 전압 발생부, 및 상기 기준 전압과 상기 제1 제어 신호 및 상기 논리 게이트의 출력을 입력하고 상기 제1 제어 신호와 상기 논리 게이트의 출력에 응답하여 제1 활성 전압 및 제2 활성 전압을 발생하는 활성 전압 발생부를 구비하고, 상기 반도체 메모리 장치가 대기 상태일 때는 상기 내부 전압으로써 상기 대기 전압 발생부로부터 상기 대기 전압이 발생되고, 상기 반도체 메모리 장치가 셀프 리프레쉬 모드일 때는 상기 제2 제어 신호가 디세이블되어 논리 게이트의 출력이 디세이블되고 그� �� 따라 제2 활성 전압의 발생이 중지되어 상기 내부 전압으로써 제1 활성 전압만 발생됨으로써 반도체 메모리 장치의 전력 소모가 감소된다.

公开(公告)号：KR100219492B1

公开(公告)日：1999-09-01

申请号：KR1019960047789

申请日：1996-10-23

Applicant: 삼성전자주식회사

Inventor： 주재훈 ,  임종형 ,  강상석 ,  유병일

IPC: G11C7/00

Abstract: 메모리셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법이 개시되어 있다. 본 발명에 따른 메모리셀의 부분블락 구제수단은, 소정의 제어신호에 응답하여 외부에서 입력되는 외부 어드레스를 받아 내부 어드레스로 출력하는 어드레스 입력버퍼와, 풀업 제어신호에 응답하여 상기 어드레스 입력버퍼의 출력인 상기 내부 어드레스를 풀업시키는 풀업수단과, 풀다운 제어신호의 반전신호에 응답하여 상기 내부 어드레스를 풀다운시키는 풀다운수단, 및 소정의 입력신호와 제1 및 제2퓨즈의 상태에 응답하여 상기 풀업 제어신호 및 풀다운 제어신호를 발생하는 제어수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 메모리셀의 부분블락 구제수단을 구비하는 반도체 메모리장치에서는, 불량이 메모리셀의 특정 부분블락에 집중적으로 발생한 경우에, 상기 부분블락 구제수단에 의해 불량이 발생된 특정 부분블락은 엑세스되지 않게 하고 정상적인 부위에만 엑세스되도록함으로써 칩을 구제할 수 있는 장점이 있다.

公开(公告)号：KR1019990049369A

公开(公告)日：1999-07-05

申请号：KR1019970068306

申请日：1997-12-12

Applicant: 삼성전자주식회사

Inventor： 주재훈 ,  임종형 ,  최창주 ,  강상석

IPC: H01L21/8239

Abstract: 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치의 워드 라인 풀업 드라이버 제어 회로는, 외부에서 인가되는 제1어드레스를 입력하고, 제1어드레스의 전위를 하이 레벨의 마스터 클럭 신호로서 출력하는 마스터 클럭 신호 발생 수단, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 기입 인에이블 신호를 논리 조합하고, 논리 조합된 결과를 승압 지연 선택 모드의 진입을 위한 타이밍 신호로서 출력하는 타이밍 신호 발생 수단, 타이밍 신호에 응답하여 승압 지연 선택 모드를 조정하고, 소정 리프레쉬 타이밍 신호에 응답하여 승압 지연 선택 모드를 리셋시키는 모드 조정 신호를 생성하는 모드 조정 신호 발생 수단, 마스터 클럭 신호 및 모드 조정 신호를 입력하고, 외부에서 인가된 제2어드레스에 상응하여 제1지연 제어 신호 및 제2지연 제어 신호를 생성하는 지연 선택 제어 수단, 및 제1 및 제2지연 제어 신호에 응답하여 승압 신호의 지연 시간을 조정하고, 조정된 지연 시간을 갖는 지연된 승압 신호를 출력하는 승압 지연 수단을 구비하는 것을 특징으로 한다.

公开(公告)号：KR100190101B1

公开(公告)日：1999-06-01

申请号：KR1019960046854

申请日：1996-10-18

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  주재훈 ,  강상석 ,  이진석

IPC: H01L27/10

CPC classification number: G05F1/465

Abstract: 패키지 조립 공정 후에도 외부 신호에 의하여 내부 전원의 전압 레벨이 조정되는 반도체 장치의 내부 전압 변환 회로가 개시되어 있다. 반도체 장치의 내부 전압 변환 회로는 내부 전원이 출력되는 내부 전원 단자; 피드 백 라인; 내부에서 발생된 소정의 기준 전압과 피드 백 라인으로 인가되는 전압을 비교하는 비교기; 일 단자가 반도체 장치의 외부로부터 인가되는 전원 전압에 연결되어 있고 그 제어 단자가 비교기의 출력에 연결되어 있고 그 타 단자가 내부 전원 단자에 연결되어 있는 풀업 트랜지스터; 반도체 장치의 외부에서 인가되는 제1 제어 신호들에 근거하여 테스트 모드 신호를 발생하는 테스트 모드 신호 발생부; 테스트 모드 신호가 액티브인 경우에 반도체 장치의 외부에서 인가되는 제2 제어 신호들에 따라 제1 및 제2 스위칭 신호들을 발생시키고, 테스트 모드 신호가 논액티브인 경우에는 이전에 발생된 제1 및 제2 스위칭 신호들을 유지하면서 출력하는 스위칭 신호 발생부; 및 내부 전원 단자와 접지 전압 사이에 직렬로 연결되어 있으며 각각 제1 및 제2 스위칭 신호들에 의하여 스위칭되어 그 저항값이 변환되는 제1 및 제2 스위칭 저항부들을 구비하며, 제1 및 제2 스위칭 저항부의 연결점이 피드 백 라인에 연결되어 있다. 이와 같은 내부 전압 변환 회로는 내부 전원을 사용하는 반도체 장치에 사용되며 전원 레벨에 기인하는 불량을 다양하게 스크린할 수 있는 이점이 있다.

公开(公告)号：KR1020140062331A

公开(公告)日：2014-05-23

申请号：KR1020120128938

申请日：2012-11-14

Applicant: 삼성전자주식회사

Inventor： 이지현 ,  임종형

IPC: H01L21/78 ,  H01L21/301 ,  H01L21/02

CPC classification number: H01L21/78 ,  H01L27/0207

Abstract: A wafer is disclosed. The wafer includes a first die, a second die, and a scribe lane which is located between the first die and the second die. The scribe lane includes a first doped silicon region. The first doped silicon region is not isolated by oxidized silicon. The first doped silicon region is not directly in contact with the first die and the second die.

Abstract translation: 公开了一种晶片。 晶片包括位于第一管芯和第二管芯之间的第一管芯，第二管芯和划线。 划线通道包括第一掺杂硅区域。 第一掺杂硅区域不被氧化硅隔离。 第一掺杂硅区域不直接与第一管芯和第二管芯接触。