-
公开(公告)号：KR100689857B1
公开(公告)日：2007-03-08
申请号：KR1020050016422
申请日：2005-02-28
Applicant: 삼성전자주식회사
CPC classification number: H01L24/05 , H01L24/06 , H01L2224/05093 , H01L2224/05095 , H01L2224/05096 , H01L2224/05553 , H01L2224/05554
Abstract: 반도체 장치의 와이어 본딩에 사용되기 위해 상기 반도체 장치 내에 형성되며 상부 금속층과 하부 금속층을 구비하는 패드의 구조가 개시된다. 그러한 패드 구조는 설정된 패드 싸이즈 내에서 상기 상부 금속층의 표면 중 일부에 와이어 본딩 영역이 요철 표면을 갖도록 형성되어지고, 설정된 패드 싸이즈 내에서 상기 상부 금속층의 표면 중 일부에는 프로빙시 프로브 팁의 마모도를 줄이기 위해 프로브 팁 접촉 영역이 상기 요철 표면을 갖지 않도록 형성된다. 그리하여 본 발명은 개선된 반도체 장치에서의 패드 구조를 제공함으로써, 종래의 패드에서의 프로빙시 프로브 팁의 마모 현상을 줄일 수 있으며, 와이어 본딩시 본딩력이 강화되는 효과를 갖는다.
패드(pad), 패키지, 프로브, 그물(mesh), 비그물(non nesh)-
公开(公告)号：KR1020070009155A
公开(公告)日：2007-01-18
申请号：KR1020050064223
申请日：2005-07-15
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: A semiconductor device having a circuit for monitoring a fuse state is provided to verify a defective cause of the semiconductor device by directly monitoring the state of a blown fuse at wafer test or package test. A semiconductor device includes a circuit for monitoring a state of fuses in a first fuse group to be cut by a laser beam and a second group not to be cut by the laser beam. The circuit produces a current path between the fuses of the second fuse group and an outer pin(34) of the semiconductor device in response to a test signal, thereby monitoring the state of the fuses. The circuit connects the fuses of the second fuse group with the outer pin if the test signal is a high level, and interrupts the fuses from the outer pin if the test signal is a low level.
Abstract translation: 提供一种具有用于监视熔丝状态的电路的半导体器件，以通过在晶片测试或封装测试中直接监视熔断的熔断器的状态来验证半导体器件的缺陷原因。 半导体器件包括用于监视由激光束切割的第一熔丝组中的熔丝的状态的电路和不被激光束切割的第二组。 该电路响应于测试信号，在第二熔丝组的熔丝和半导体器件的外部引脚（34）之间产生电流通路，从而监测保险丝的状态。 如果测试信号为高电平，则电路将第二保险丝组的熔丝与外部引脚相连，如果测试信号为低电平，则将外部引脚的熔丝中断。
-
公开(公告)号：KR100486200B1
公开(公告)日：2005-09-12
申请号：KR1019970039361
申请日：1997-08-19
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: 본 발명은 반도체 장치의 비트라인 전압 발생기에 관한 것이다. 본 발명은 비트라인 전압 제어 신호 발생부, 참조 전압 발생부, 비트라인 전압 발생부, 및 비트라인 전압 제어부를 구비한다. 비트라인 전압 제어 신호 발생부는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들에 응답하여 제1 내지 제3 제어 신호들을 발생한다. 참조 전압 발생부는 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생한다. 비트라인 전압 제어부는 참조 전압 발생부로부터 출력되는 제1 및 제2 참조 전압들과 비트라인 전압 제어 신호 발생부로부터 출력되는 제1 내지 제3 제어 신호들을 입력하며, 제1 내지 제3 제어 신호들에 응답하여 상기 제1 및 제2 참조 전압들을 출력한다. 비트라인 전압 발생부는 비트라인 전압 제어부로부터 출력되는 제1 및 제2 참조 전압들들 입력하고, 비트라인 전압을 출력하며, 비트라인 전압 제어부로부터 제1 참조 전압만 출력되면 전원 전압을 비트라인 전압으로써 출력하고, 비트라인 전압 제어부로부터 제2 참조 전압만 출력되면 접지 전압을 비트라인 전압으로써 출력하며, 비트라인 전압 제어부로부터 제1 및 제2 참조 전압들이 모두 출력되면 전원 전압과 접지 전압의 중간 전압을 비트라인 전압으로써 출력한다. 따라서, 비트라인 전압의 레벨이 반도체 장치의 외부에서 제어될 수 있다.
-
公开(公告)号：KR100498417B1
公开(公告)日：2005-09-08
申请号：KR1019970072015
申请日：1997-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 웨이퍼 번인(burn-in) 테스트 모드에서 래치부의 노드를 보다 빠르게 제 1 전압으로 변경함으로써 워드 라인들을 동시에 인에이블하는 반도체 메모리 장치의 로우 디코더를 개시한다. 이는 제 1 로우 어드레스들에 응답하여 제 1 전압을 출력하는 입력부, 제 2 로우 어드레스에 응답하여 상기 제 1 전압을 전송하는 복수개의 전송부들, 웨이퍼 번인 테스트 모드에서 인에이블되는 웨이퍼 번인 인에이블 신호(WBE)가 소정 시간 지연된 제 2 웨이퍼 번인 신호(WBI2)에 응답하여 상기 입력부의 출력단을 상기 제 1 전압으로 구동하는 구동부, 및 그 출력단은 워드 라인에 연결되고 제어 신호(ΦRD)를 입력하는 제 1 입력단과 상기 전송부에서 출력된 신호를 입력하는 제 2 입력단을 가지고 상기 제어 신호(ΦRD)에 의하여 그 출력 신호가 래치되는 래치부들을 구비하고, 웨이퍼 번인 테스트 모드에서 상기 래치부들은 상기 제 2 로우 어드레스와 상기 제 2 웨이퍼 번인 신호(WBI2)에 의해 그 출력 신호의 래치가 해제됨으로써 상기 워드 라인들이 동시에 인에 이블된다.
-
公开(公告)号：KR100459684B1
公开(公告)日：2005-01-17
申请号：KR1019970019306
申请日：1997-05-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A redundancy driving circuit in a semiconductor memory device is provided to improve manufacturing yield by determining pass/fail situations by combining correction address information and redundancy cell test results. CONSTITUTION: Each of plural redundancy boxes receives internal address signals, redundancy cell test driving signals, and correction recognition driving signals and generates a word line driving signal and a correction cell address recognition signal. A NOR logic receives the correction cell address recognition signal generated at each of the redundancy boxes. An inverter generates a correction recognition output signal from the output of the NOR logic. The output driver outputs a redundancy cell test result in response to the correction recognition output signal.
-
Patent Agency Ranking
公开(公告)号：KR100439037B1
公开(公告)日：2004-07-03
申请号：KR1020020046378
申请日：2002-08-06
Applicant: 삼성전자주식회사
IPC: G11C7/12
CPC classification number: G11C7/12 , G11C2207/2227
Abstract: A bit line pre-charge circuit of a semiconductor memory device includes a pre-charge circuit connected between a pair of bit lines for pre-charging the pair of bit lines in response to a pre-charge control signal and a pre-charge voltage transmitting circuit for transmitting a pre-charge voltage to the pre-charge circuit in response to the pre-charge control signal. A voltage drop in a pre-charge voltage generation line may be prevented when a short circuit is formed between a word line and a pair of bit lines, and current consumption during a standby operation of the semiconductor memory device may also be reduced, by preventing current from flowing from the pair of bit lines to the pre-charge voltage generation line.
Abstract translation: 半导体存储器件的位线预充电电路包括连接在一对位线之间的预充电电路，用于响应于预充电控制信号和预充电电压发送而预充电该对位线 电路，用于响应预充电控制信号将预充电电压传输到预充电电路。 当在字线和一对位线之间形成短路时，可以防止预充电电压产生线中的电压降，并且还可以通过防止在半导体存储器件的备用操作期间的电流消耗 电流从一对位线流向预充电电压发生线。
-
公开(公告)号：KR100360021B1
公开(公告)日：2002-11-07
申请号：KR1020000056248
申请日：2000-09-25
Applicant: 삼성전자주식회사
IPC: G11C11/4094
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 비트 라인 분리 게이트 배치 방법을 공개한다. 그 장치는 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 비트 라인쌍들에 각각 연결되어 복수개의 비트 라인쌍들을 각각 프리차지하기 위한 프리차지 회로, 복수개의 메모리 셀 어레이 블록들사이의 공유되는 복수개의 비트 라인쌍들과 복수개의 메모리 셀 어레이 블록들의 공유되지 않는 복수개의 비트 라인쌍들 각각으로부터 전송되는 데이터를 각각 증폭하기 위한 센스 증폭기, 및 복수개의 메모리 셀 어레이 블록들사이의 공유되지 않는 복수개의 비트 라인쌍들을 제외한 공유되는 복수개의 비트 라인쌍들 각각에 연결되어 프리차지 회로와 센스 증폭기사이의 연결을 각각 제어하기 위한 비트 라인 분리 회로로 구성되어 있다. 따라서, 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들을 제거함으로써 콘택 저항에 의해서 프리차지 시간이 느려지는 것을 방지할 수 있다. 또한, 공유되지 않는 비트 라인쌍들에 연결된 비트 라인 분리 게이트들이 제거됨으로써 레이아웃 면적이 줄어들게 된다.
-
公开(公告)号：KR1020020024477A
公开(公告)日：2002-03-30
申请号：KR1020000056248
申请日：2000-09-25
Applicant: 삼성전자주식회사
IPC: G11C11/4094
CPC classification number: G11C7/18 , G11C7/12 , G11C11/4094 , G11C11/4097
Abstract: PURPOSE: A semiconductor memory device and method of laying out bit line isolation gate is provided to be capable of reducing a precharge time of unshared bit line pairs of memory cell array blocks placed at an edge of a memory cell array. CONSTITUTION: A semiconductor memory device includes a plurality of memory cell array blocks(10-1) to -8), data input/output line pairs(IO11,IO11B)-(IO82,IO82B) disposed between the memory blocks, data line pairs(D1,D1B,D2,D2B) connected to the data input/output line pairs, and sense amplifiers(14-1,14-2) connected to the data line pairs. A bit line isolating gate which is placed at a right side of the first memory cell array block(10-1) is removed, and a bit line isolating gate which is placed at a right side of the last memory cell array block(10-8) is removed. This enables a contact resistance of unshared bit line pairs(BL1,BL1B) to be removed, thus reducing a precharge time.
Abstract translation: 目的：提供一种布置位线隔离栅极的半导体存储器件和方法，其能够减少放置在存储单元阵列边缘的存储单元阵列块的未共享位线对的预充电时间。 构成：半导体存储器件包括多个存储单元阵列块（10-1）至8），配置在存储器块之间的数据输入/输出线对（IO8，IO2BB） - （IO82,1082B），数据线对 （D1，D1B，D2，D2B）以及连接到数据线对的读出放大器（14-1,14-2）。 放置在第一存储单元阵列块（10-1）的右侧的位线隔离栅极被去除，位线隔离栅极位于最后一个存储单元阵列块（10-1）的右侧， 8）被删除。 这使得非共享位线对（BL1，BL1B）的接触电阻被去除，从而减少预充电时间。
-
公开(公告)号：KR1019990057716A
公开(公告)日：1999-07-15
申请号：KR1019970077788
申请日：1997-12-30
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 스토리지 전극의 유효면적을 크게하여 커패시터의 용량을 증가시키는 반도체 메모리 소자의 커패시터 및 이의 제조 방법을 개시한다. 상기 반도체 메모리 소자는 반도체 기판 상에 형성된 패드층, 상기 패드층이 형성된 반도체 기판 상에 절연 물질로 형성되면서 상기 패드층을 노출시키는 하나 이상의 개구부를 갖는 층간 절연층, 및 상기 개구부를 통해 상기 패드층과 전기적으로 연결되고 서로 소정 간격 이격된 하나 이상의 패턴들로 형성된 스토리지 전극을 포함한다.
-
公开(公告)号：KR1019990002972A
公开(公告)日：1999-01-15
申请号：KR1019970026736
申请日：1997-06-24
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 반도체 장치의 내부 전원 제어 회로를 개시한다. 이는 외부 전원(EVCC)을 입력으로하여 반도체 장치를 구동하기 위한 내부 전원(IVCC)을 발생하는 내부 전원 공급부; 상기 내부 전원 공급부로부터 내부 전원(IVCC)이 출력되는지를 감지하여 제 1 내부 전원 감지 신호(ΦVCCD1)와 제 2 내부 전원 감지 신호(ΦVCCD2)를 발생하는 내부 전원 감지부; 상기 내부 전원(IVCC)에 의해 구동되고 상기 제 1 내부 전원 감지 신호(ΦVCCD1)와 TTL(Transistor Transistor Logic) 레벨의 제 1 칩 인에이블 신호( )를 입력으로하여 CMOS 레벨의 제 2 칩 인에이블 신호(ΦCEB)를 출력하는 메인 버퍼부; 상기 외부 전원(EVCC)에 의해 구동되고 상기 제 1 칩 인에이블 신호(
-
-
-
-
-
-
-
-
-
Search Results
75
records
(took 0.024 seconds)
