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51.发明公开
公开(公告)号：KR1020110014333A
公开(公告)日：2011-02-11
申请号：KR1020090071933
申请日：2009-08-05
CPC classification number: H04W36/24 , H04B7/024 , H04B7/0689 , H04B7/0871 , H04W36/08 , H04W72/048 , H04L5/0035
Abstract: PURPOSE: A communication system for adaptively applying single point transceiving or multi point transceiving is provided to adaptively select one of cooperative multi transceiving or single point transceiving to a target terminal based on a channel state or mobility of the target terminal. CONSTITUTION: A determining unit(1330) determines at least one of margin time for single point transceiving or a margin time for cooperative multi point transceiving based on information related to a channel state of a target terminal. A processing unit(1340) performs at least one of the single point transceiving or the cooperative multi point transceiving. The processing unit performs the transceiving in consideration of margin time for the single point transceiving and margin time for the multi point transceiving.
Abstract translation: 目的：提供一种自适应应用单点收发或多点收发的通信系统，以根据目标终端的信道状态或移动性自适应地选择合作多收发或单点收发到目标终端。 构成：确定单元（1330）基于与目标终端的信道状态相关的信息来确定用于单点收发的余量时间或协作多点收发的余量时间中的至少一个。 处理单元（1340）执行单点收发或协作多点收发中的至少一个。 考虑到单点收发的保证金时间和多点收发的保证金时间，处理单元执行收发。
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公开(公告)号：KR100791001B1
公开(公告)日：2008-01-03
申请号：KR1020060106720
申请日：2006-10-31
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1063 , G11C7/106 , G11C7/22 , G11C8/18 , H03L7/0812
Abstract: A CAS latency circuit and a semiconductor memory device having the same are provided to generate a stable CAS latency signal in a high speed semiconductor memory device, regardless of the variation of PVT(Process, Voltage, Temperature) or using an external clock with high frequency. An internal read command signal generation part(110) generates an internal read command signal(PREAD) in response to a read command. A latency clock signal generation part(120) generates a plurality of latency clock signals. A latency signal generation part(130) receives the internal read command signal and the latency control clocks, and generates a latency signal by shifting the internal read command signal. The latency control clock generation part generates at least one first latency control clock having a constant margin to the internal read command signal by using a PREAD replica.
Abstract translation: 提供了一种CAS延迟电路和具有该CAS延迟电路的半导体存储器件，用于在高速半导体存储器件中产生稳定的CAS等待时间信号，而不管PVT（工艺，电压，温度）的变化或使用高频的外部时钟 。 内部读指令信号生成部（110）响应于读指令产生内读读指令信号（PREAD）。 等待时钟信号生成部（120）生成多个等待时钟信号。 等待时间信号产生部分（130）接收内部读命令信号和等待时间控制时钟，并通过移位内部读命令信号产生等待时间信号。 等待时间控制时钟生成部分通过使用PREAD副本来生成具有与内部读取命令信号的恒定余量的至少一个第一等待时间控制时钟。
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公开(公告)号：KR100631925B1
公开(公告)日：2006-10-04
申请号：KR1020050007962
申请日：2005-01-28
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/50 , G11C5/063 , G11C29/028 , G11C29/50012 , G11C2207/2254
Abstract: 반도체 메모리 장치의 테스트 회로가 게시된다. 본 발명은 반도체 메모리 장치에 있어서 복수개의 메모리 뱅크, 메모리 뱅크 제어신호들 및 테스트용 프로그래머블 수단의 테스트신호에 응답해서 상기 복수개의 메모리 뱅크 중 일부의 메모리 뱅크의 제어신호를 테스트하는 것을 특징으로 하는 테스트 회로이다. 상기 테스트용 프로그래머블 수단은 다이내믹 랜덤 억세스 메모리에서의 테스트 모드 레지스터 셋 명령일수 있다. 상기 복수개의 메모리 뱅크 중 한 개의 메모리 뱅크의 제어신호만을 테스트한다. 따라서 테스트 회로는 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크별 신호간의 스큐를 최소화하여 고주파 동작이 가능하도록 하는 효과가 있다.
테스트, 모드 레지스터 셋(mode register set), 뱅크, 로우 어드레스, 컬럼 어드레스-
公开(公告)号：KR100618825B1
公开(公告)日：2006-09-08
申请号：KR1020040033380
申请日：2004-05-12
Applicant: 삼성전자주식회사
IPC: G11C8/00
CPC classification number: H03L7/0812 , G11C7/1051 , G11C7/1066 , G11C7/222
Abstract: 지연 동기 루프를 이용하여 내부 신호를 측정하는 집적회로 장치 및 그 방법이 개시된다. 상기 집적회로 장치에서는, 내부의 클럭 신호 선택부 및 듀티 싸이클 보정 회로를 통하여, 패키지 상태에서 내부 클럭 신호들의 타이밍 측정이 가능하다. 상기 클럭 신호 선택부는 MRS 코드를 이용하여 내부 클럭 신호들 중 어느 하나를 선택할 수 있고, 이에 따라 상기 듀티 싸이클 보정 회로는 상기 선택된 내부 클럭 신호에 동기된 복사 클럭 신호를 생성한다. 외부 클럭 신호를 기준 신호로 보아, 상기 복사 클럭 신호에 동기되어 출력되는 DQ 데이터와의 타이밍 관계(억세스 시간)로부터, 내부 클럭 신호들의 타이밍 관계를 알 수 있다.
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公开(公告)号：KR100607195B1
公开(公告)日：2006-08-01
申请号：KR1020040049168
申请日：2004-06-28
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 신호라인 및 파워라인 배치 방법을 공개한다. 그 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다. 따라서 반도체 메모리 장치가 고집적화 되어 칩 사이즈가 증가되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 한다.
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Patent Agency Ranking
公开(公告)号：KR100604947B1
公开(公告)日：2006-07-31
申请号：KR1020050075245
申请日：2005-08-17
Applicant: 삼성전자주식회사
IPC: G11C7/06
Abstract: 본 발명은 고속 메모리 장치에 채용되는 이퀄라이저 및 데이터 라인 센스앰프의 배치 방법에 대하여 개시된다. 고속 메모리 장치는 메모리 셀 코아 영역의 워드라인 드라이버 블락과 센스앰프 블락이 교차되는 영역에 컨정션 블락이 배치된다. 컨정션 블락에는 비트라인 쌍들과 연결되는 로컬 데이터 라인 쌍들을 등화시키는 피모스 타입의 이퀄라이저가 배치된다. 로컬 데이터 라인 쌍들을 감지 증폭하는 차동 증폭기 타입의 로컬 데이터 라인 센스앰프의 피모스 트랜지스터들이 컨정션 블락에 배치된다. 피모스 타입의 이퀄라이저는 로컬 데이터 라인 쌍을 내부 전원 전압 레벨로 동일하게 등화시켜, 데이터 억세스 시간을 단축시킨다. 차동 증폭기 타입의 로컬 데이터 라인 센스앰프는 엔모스 타입의 로컬 데이터 라인 센스앰프에 비해 센싱 속도 보다 빠르다.
이퀄라이저, 데이터 라인 센스앰프, 컨정션 블락, 칩 사이즈, 데이터 억세스 시간, 센싱 속도Abstract translation: 本发明公开了用于高速存储器件中的均衡器和数据线读出放大器的布置方法。 在高速存储器件中，结块设置在字线驱动器块和读出放大器块在存储单元核心区域中相交的区域中。 匹配模块配有一个p-mos型均衡器，用于均衡连接到位线对的本地数据线对。 读出和放大本地数据线对的差分放大器类型的本地数据线读出放大器的PMOS晶体管放置在结块中。 pmos型均衡器将本地数据线对均衡到内部电源电压电平，从而缩短数据访问时间。 差分放大器型本地数据线读出放大器比EMOS型本地数据线读出放大器的读出速度快。
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公开(公告)号：KR1020050064792A
公开(公告)日：2005-06-29
申请号：KR1020030096385
申请日：2003-12-24
Applicant: 삼성전자주식회사
Inventor： 정병훈
IPC: G11C8/00
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C29/02 , G11C29/50012
Abstract: 본 발명은 지연동기회로를 개시한다. 지연동기회로는 인버젼 제어회로를 포함한다. 인버젼 제어회로는 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 인버젼 판단부와, 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 인버젼 제어신호를 발생하는 출력 래치부를 포함한다. 따라서, 본 발명에서는 재생클럭신호의 듀티 에러에 의한 인버젼 오판단으로 인한 초기 락킹 오류를 방지할 수 있다.
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公开(公告)号：KR1020030088325A
公开(公告)日：2003-11-19
申请号：KR1020020026437
申请日：2002-05-14
Applicant: 삼성전자주식회사
Inventor： 정병훈
IPC: G11C7/10
CPC classification number: G11C7/1084 , G11C7/1003
Abstract: PURPOSE: A semiconductor memory device is provided to prevent data widow from being varied by installing a data buffer and a dummy data buffer at each data line. CONSTITUTION: The semiconductor memory device includes a number of data lines(DOiB0-DOiB15), and data buffer and drivers(10-25) which are installed in each data line and compensate a signal of the above data line with a constant level. And dummy data buffer and drivers(100-115) are installed in the data line respectively and output a signal having an opposite phase to the data buffer and driver. The configuration of the data buffer and driver and the dummy data buffer and driver are the same, and an inverter is further comprised in an input port of the dummy data buffer and driver.
Abstract translation: 目的：提供半导体存储器件以通过在每个数据线上安装数据缓冲器和伪数据缓冲器来防止数据遗漏变化。 构成：半导体存储器件包括多个数据线（DOiB0-DOiB15）和数据缓冲器和驱动器（10-25），它们安装在每个数据线上，并以恒定电平补偿上述数据线的信号。 虚拟数据缓冲器和驱动器（100-115）分别安装在数据线上，并向数据缓冲器和驱动器输出具有相反相位的信号。 数据缓冲器和驱动器以及虚拟数据缓冲器和驱动器的配置是相同的，并且逆变器还包括在虚拟数据缓冲器和驱动器的输入端口中。
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公开(公告)号：KR100258219B1
公开(公告)日：2000-06-01
申请号：KR1019970080600
申请日：1997-12-31
Applicant: 삼성전자주식회사
Inventor： 정병훈
IPC: H01R43/00
Abstract: PURPOSE: An adapter-shaped light isolator is provided to embody a light isolator having a detachability characteristic and a structure capable of being mounted at the shortest distance from an output of a laser beam module in the case that a light isolator is mounted at an exterior for suppressing a chirping phenomenon. CONSTITUTION: A light isolator housing(32) having a sleeve(22) positioned at the center portion thereof includes a thin-film type light isolator(24) having two polarizers positioned at the both side surfaces thereof and one faraday rotator positioned at the center portion thereof. An optic fiber adapter is fixed by inserting an optic fiber into the sleeve(22) and combined with the light isolator housing(32) being fixed by a screw(36) at the both side portion of the housing(32). The optic fiber adapter comprises the first optic fiber adapter(26) and the second optic fiber adapter(28) being combined at the left and right sides of the light isolator housing(32), respectively. The first flange(30) having a fixed sized hole formed at the corner of a rectangular shape is formed at the one end portion of the first optic fiber adapter(26). The second flange(34) having a fixed sized hole including an interior screw formed at the corner corresponded to the hole of the flange(30) of a rectangular shape is formed at the one end portion of the second optic fiber adapter(28). A ferrule insertion hole is formed at the center portion of the light isolator housing(32). An optic fiber combining unit is formed at the circumferential area of the ferrule insertion hole. The first hole is provided for fixing a PBA and a body. The second hole is provided for fixing the optic fiber adapter and the isolator.
Abstract translation: 目的：提供一种适配器形光隔离器，以实现具有可拆卸特性的光隔离器和能够在光隔离器安装在外部的情况下与激光束模块的输出端最短距离的结构 用于抑制啁啾现象。 构成：具有位于其中心部分的套筒（22）的光隔离器壳体（32）包括薄膜型光隔离器（24），其具有位于其两侧表面的两个偏振器和位于中心的一个法拉第转子 部分。 光纤适配器通过将光纤插入到套管22中并与光隔离器壳体（32）组合而被固定，所述光隔离器壳体（32）由壳体（32）的两侧部分处的螺钉（36）固定。 光纤适配器包括分别在光隔离器壳体（32）的左侧和右侧组合的第一光纤适配器（26）和第二光纤适配器（28）。 在第一光纤适配器（26）的一个端部处形成具有形成在矩形角的固定尺寸的孔的第一凸缘（30）。 在第二光纤适配器（28）的一个端部处形成有具有固定尺寸的孔的第二凸缘（34），其包括形成在角部处的内螺纹，其对应于矩形的凸缘（30）的孔。 在光隔离器壳体（32）的中心部分处形成套圈插入孔。 光纤组合单元形成在套圈插入孔的圆周区域。 提供第一孔用于固定PBA和身体。 第二个孔用于固定光纤适配器和隔离器。
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公开(公告)号：KR1020170112280A
公开(公告)日：2017-10-12
申请号：KR1020160039120
申请日：2016-03-31
Applicant: 삼성전자주식회사
IPC: H04L29/04 , H04L29/10 , H04B1/16 , H04L12/835
CPC classification number: H04B1/24 , H04L25/0292 , H04L25/0298 , H04L25/03847 , H04L25/03878 , H04L47/6235 , H04L49/90
Abstract: 수신인터페이스회로는, 터미네이션제어신호에응답하여터미네이션모드를변경하는터미네이션회로, 버퍼제어신호에응답하여수신특성을변경하는버퍼블록및 상기터미네이션모드의변경에연동하여상기버퍼블록의상기수신특성이변경되도록상기터미네이션제어신호및 상기버퍼제어신호를발생하는인터페이스컨트롤러를포함한다. 수신인터페이스회로는터미네이션모드에연동하여수신특성을변경함으로써다양한통신규격들을지원할수 있다. 이러한수신인터페이스회로를이용하여메모리시스템과같은송수신시스템의통신효율을증가시키고송신장치와수신장치사이의호환성을향상시킬수 있다.
Abstract translation: 接收接口电路包括用于响应于终止控制信号而改变终端模式的终端电路，用于响应于缓冲器控制信号而改变接收特性的缓冲器块， 以及用于产生终端控制信号和缓冲器控制信号的接口控制器。 接收接口电路可以通过结合终止模式改变接收特性来支持各种通信标准。 通过使用这样的接收接口电路，可以提高诸如存储器系统的发送/接收系统的通信效率，并且可以提高发送装置与接收装置之间的兼容性。
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