公开(公告)号：KR1019960026469A

公开(公告)日：1996-07-22

申请号：KR1019940035490

申请日：1994-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 조덕호 ,  이수민 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/336

Abstract: 본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛ 줄이는 방법에 관한 것으로,실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.

公开(公告)号：KR1019960026417A

公开(公告)日：1996-07-22

申请号：KR1019940033483

申请日：1994-12-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템 유용한 초자기정렬 수직구조 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의요인인 트렌치격리(trench isolation) 공정을 배제하였으며, 에미터, 베이스 및 컬렉터 영역을 수직구조로 초자기정렬함으로써, 상하향동작모드가 가능하다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임의로 조절할 수 있다.
그 결과, 집적도를 개선하고, 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시켜 공정의 재현성과 생산성을 증가시킬 수 있다.

公开(公告)号：KR1019950021715A

公开(公告)日：1995-07-26

申请号：KR1019930026311

申请日：1993-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  권오준

IPC: H01L27/082

Abstract: 본 발명은 고속 정보 처리 시스템에 사용 가능한 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 종래에 다결정규소박막을 베이스 전극으로 사용하는 이종접합 소자는 베이스의 기생저항이 소자활성 영역내의 베이스저항보다 훨씬 커서 소자의 속도성능 향상에 한계가 있다는 문제점을 해결하기 위하여, 본 발명에서는 컬렉터용 규소결정박막(41,42)을 형성한 후, 국부적으로 절연막(43)을 형성하고, 컬렉터를 금속접촉시키기 위한 연결부분(44)을 형성한 다음, 베이스 박막(45), 베이스 전극용 박막(46)을 형성하는 공정(a)과, 상기 베이스 전극용 박막(46)을 식각하고 절연막(47)을 도포한 다음 박막(45,46,47)을 식각하는 공정(b)과, 베이스 전극부분을 격리시키기 위해서 측면절연막(48)을 도포하고 식각하는 공정(c)과, 상기 절연막(47)을 식각하여 에미 영역을 정의하고, 에미터 박막(49)을 형성하는 공정(d)과, 이 공정(d)에 소자를 보호하는 절연막(50)을 도포하고 금속접촉영역을 정의하기 위해 상기 절연막(47)과 (50)을 식각하는 공정(e)을 제공함으로써, 금속성 박막을 베이스 전극으로 사용하며 소자의 공정을 간단화함으로써 초고집적화가 가능하여 고속컴퓨터, 통신기기등의 정보처리 시스템에서 유용하게 이용될 수 있다.

公开(公告)号：KR1019950021231A

公开(公告)日：1995-07-26

申请号：KR1019930028270

申请日：1993-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  권오준

IPC: H01L21/331

Abstract: 본 발명은 인듐을 이용한 쌍극자 트랜지스터의 제조방법에 관한 것으로서 종래에 전류이득과 고주파 특성이 열악한 문제점을 해결하기 위하여, 본 발명에서는 에피웨이피 상부에 에미터(5)메사, 상대적으로 얇은 베이스(4)메사를 형성하여(A,B), 그 위에 절연막(7)을 형성하고(C), 접촉금속인 에미터전극(8)과 컬렉터전극(9)을 형성하며(D), 인듐(10)과 확산장벽금속(11)을 차례로 증착시키고 열처리를 하여 상기 얇은 베이스(4)에 고농도의 외부 베이스 접합영역(12)을 형성하는(E) 공정들을 제공함으로써 원하는 트랜지스터의 성능을 얻을 수 있고, 트랜지스터의 에미터와 베이스 두께에 따라 인듐두께와 열처리 온도를 최적화할 수 있어 외부 베이스저항을 최소화시킬 수 있다.

公开(公告)号：KR1019950021061A

公开(公告)日：1995-07-26

申请号：KR1019930026316

申请日：1993-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  조덕호 ,  한태현 ,  이성현 ,  권오준

IPC: H01L21/331

Abstract: 본 발명은 실리사이드를 이용한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 종래에 실리콘 쌍극자 트랜지스터 제작시 기생성분인 베이스 전극저항을 줄이기 위하여 본 발명에서 컬렉터인 규소기판(1) 위에 절연막(2)을 형성하고, 그 위에 베이스 단결정박막(3)을 형성하는 공정(a)과, 이 위에 실리사이드 박막(4)을 도포하고, 감광막(5)을 도포하여 에미터-베이스 영역을 형성하는 공정(b)과, 노출된 상기 실리사이드 박막(4)을 습식식각하고 상기 감광막(5)을 제거하는 공정(c,d)과, 상기 실리사이드 박막(4)위에 절연막(6)을 도포하고, 감광막(5)을 이용하여 에미터-베이스를 정의한 후, 절연막(6)을 식각하고 상기 실리사이드 박막(4)을 습식식각하여 베이스 전극을 형성하는 공정(e)을 제공함으로써 제조공정수를 줄여 제조단가를 감소시키며, 응용범위가 넓 은 초고속 소자를 제작할 수가 있다.

公开(公告)号：KR100296707B1

公开(公告)日：2001-08-07

申请号：KR1019970048279

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  한태현 ,  염병렬

IPC: H01L29/70

Abstract: PURPOSE: A bipolar transistor and a method for fabricating the same are provided to improve a characteristic of high frequency by reducing a junction capacitance between a collector and a base and leakage current of the base. CONSTITUTION: A buried layer(12) is formed on the first conductive silicon substrate(11). The second conductive type collector film(13) is formed thereon. A pad oxide layer and the first nitride layer are formed on the second conductive type collector layer(13). A field oxide layer(16) is grown on the collector layer(13). The second conductive type collector sinker(17) is formed by implanting and diffusing the second conductive dopnats. A thermal oxide layer(18) is grown on the second conductive type collector sinker(17). The second nitride layer and an oxide layer are laminated thereon. An oxygen ion region is formed within the second conductive type collector layer(13). The oxygen ion region is changed into a buried oxide layer(21A) by performing a thermal process. The first conductive base layer is grown on an exposed portion of the second conductive type collector layer(13). The second conductive emitter layer(23) and the third nitride layer are laminated thereon. An insulating layer spacer is formed on a side of an emitter layer pattern(23). The second conductive emitter region(25) is formed in an intrinsic base region(22B). A metal silicide layer(26) is formed on the emitter layer pattern(23) and an extrinsic base region(22A).

公开(公告)号：KR100275544B1

公开(公告)日：2001-01-15

申请号：KR1019950052694

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

CPC classification number: H01L29/66242 ,  H01L29/7378

Abstract: PURPOSE: A fabrication method of a super self-aligned bipolar transistor is provided to enhance a driving speed and to reduce a parasitic capacitance by using a selective collector growth. CONSTITUTION: A first oxide(3-3), a base electrode(3-4) and a second oxide(3-5) are sequentially formed on a semiconductor substrate(3-1) having a buried collector(3-2). A collector thin film(3-8) is selectively growth in an active region by using an SEG(Selective Epitaxial Growth). A base composed of a Si(3-9)/ an undoped SiGe(3-10)/ a doped SiGe(3-11) and a silicide film(3-13) are sequentially formed on the resultant structure. After defining an emitter region, an insulating spacer(3-15) is formed at both sidewalls of the emitter region. An emitter film(3-16) is selectively grown on the emitter region. An emitter electrode(3-17) is deposited on the emitter film and a passivation insulator(3-18) is deposited on the emitter electrode.

Abstract translation: 目的：提供超自对准双极晶体管的制造方法，以通过使用选择性集电极生长来增强驱动速度和降低寄生电容。 构成：在具有埋集体（3-2）的半导体衬底（3-1）上依次形成第一氧化物（3-3），基极（3-4）和第二氧化物（3-5）。 集电极薄膜（3-8）通过使用SEG（选择性外延生长）在活性区域中选择性生长。 在所得结构上依次形成由Si（3-9）/未掺杂的SiGe（3-10）/掺杂SiGe（3-11）和硅化物膜（3-13）组成的基底。 在限定发射极区域之后，在发射极区域的两个侧壁处形成绝缘间隔物（3-15）。 在发射极区域选择性地生长发射极膜（3-16）。 发射电极（3-17）沉积在发射极膜上，钝化绝缘体（3-18）沉积在发射极上。

公开(公告)号：KR100275537B1

公开(公告)日：2001-01-15

申请号：KR1019970058837

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 한태현 ,  염병렬 ,  조덕호 ,  이수민

IPC: H01L29/70

Abstract: PURPOSE: A method for fabricating a bipolar transistor using over-growth of a collector epitaxial layer is provided to improve a boundary characteristic between epitaxial layers formed with a field oxide layer and a collector layer. CONSTITUTION: The first collector epitaxial layer(3) is grown on a whole surface of a wafer(1). A silicon dioxide layer is grown on the whole surface of the wafer(1). A surface of a silicon is exposed. The second collector epitaxial layer(6) is grown on the exposed silicon. An etch back process for the second collector epitaxial layer(6) is performed. The second collector epitaxial layer(6) is masked by using the nitride/oxide layer. A silicon dioxide layer is grown on the exposed the first and the second collector epitaxial layer(3,6). A collector sinker(10) is formed thereon. A field oxide layer(11) is grown on the collector sinker(10). A base epitaxial layer(12) is grown on the second collector epitaxial layer(6). An emitter polysilicon layer(15) and a nitride layer(16) are formed thereon. A sidewall oxide layer(17) is formed on a side of the emitter polysilicon layer(15). An inactive base(19) is formed by implanting boron ions. A metallic silicide layer(22) is formed on the emitter polysilicon layer(15) and the inactive base(19). An oxide layer(23), a contact point, and metallic lines(24,25,26) are formed on the whole surface of the wafer(1).

Abstract translation: 目的：提供一种使用集电极外延层的过度生长制造双极晶体管的方法，以改善由场氧化物层和集电极层形成的外延层之间的边界特性。 构成：第一收集器外延层（3）在晶片（1）的整个表面上生长。 在晶片（1）的整个表面上生长二氧化硅层。 暴露硅的表面。 在暴露的硅上生长第二集电极外延层（6）。 执行用于第二集电极外延层（6）的回蚀工艺。 通过使用氮化物/氧化物层掩蔽第二集电体外延层（6）。 在暴露的第一和第二集电极外延层（3,6）上生长二氧化硅层。 在其上形成收集器沉降片（10）。 在集电极沉降片（10）上生长场氧化物层（11）。 在第二集电极外延层（6）上生长基极外延层（12）。 在其上形成发射极多晶硅层（15）和氮化物层（16）。 在发射极多晶硅层（15）的一侧上形成侧壁氧化物层（17）。 通过注入硼离子形成非活性碱（19）。 在发射极多晶硅层（15）和非活性碱（19）上形成金属硅化物层（22）。 在晶片（1）的整个表面上形成氧化物层（23），接触点和金属线（24,25,26）。

公开(公告)号：KR100233834B1

公开(公告)日：1999-12-01

申请号：KR1019960063185

申请日：1996-12-09

Applicant: 한국전자통신연구원 ,  주식회사 와이즈파워

Inventor： 조덕호 ,  이수민 ,  한태현 ,  염병렬 ,  편광의

IPC: H01L29/74

CPC classification number: H01L29/66242 ,  H01L29/7378

Abstract: 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베이스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰된 다결정규소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 무수한 자기정렬 규소/규소� ��르마늄 쌍극자 트랜지스터 제조방법이 개시된다.

公开(公告)号：KR100212693B1

公开(公告)日：1999-08-02

申请号：KR1019960065726

申请日：1996-12-14

Applicant: 한국전자통신연구원 ,  삼진컴퓨터 주식회사 ,  기륭전자 주식회사

Inventor： 염병렬 ,  이수민 ,  조덕호 ,  한태현

IPC: H01L27/06

CPC classification number: H01L29/66477 ,  H01L29/1054 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/66651

Abstract: 본 발명은 모스 전계 트랜지스터(Metal-Oxide-Silicon Field Transistor; MOSFET) 및 그 제조방법에 관한 것으로, 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게 하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따라 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지하여 고속화 고주파화 고출력화를 동시에 이를 수 있는 모스 전계 트랜지스터 및 그 제조방법에 관한 것이다.