公开(公告)号：KR1020050066863A

公开(公告)日：2005-06-30

申请号：KR1020030098346

申请日：2003-12-27

Applicant: 한국전자통신연구원

Inventor： 장준영 ,  김원종 ,  조한진

IPC: G06F11/22

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 시스템온칩 플랫폼의 버스 성능 분석 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 시스템온칩 플랫폼에서 버스 마스터들의 성능, 버스 사용시간 및 단위시간 당 데이터 전송량 등을 측정하여 시스템온칩 플랫폼의 버스 성능을 분석하기 위한, 시스템온칩 플랫폼의 버스 성능 분석 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 시스템온칩 플랫폼의 버스 성능 분석 장치에 있어서, 각 버스별 버스 요구 시작시간과 버스 요구 종료시간을 체크하여 각 버스별 버스 사용 요구시간을 산출하기 위한 버스 요구시간 계산수단; 각 버스별 버스 사용 허가시간과 버스 사용 해제시간을 체크하여 각 버스별 버스 허가 시간을 산출하기 위한 버스 허가시간 계산수단; 상기 버스 사용 허가시간 동안 버스를 독점하여 실제 버스를 사용한 시간의 총합을 산출하기 위한 버스 사용시간 계산수단; 버스를 통해 전송한 총 데이터량을 산출하기 위한 전송 데이터량 계산수단; 상기 각 계산수단들이 산출한 데이터를 출력하기 위한 출력수단; 및 상기 각 버스의 사용을 감지함에 따라 해당 계산수단을 동작시켜 상기 각 계산수단에서 산출한 데이터(정보)를 출력하도록 상기 출력수단을 제어하기 위한 제어수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 시스템온칩 플랫폼의 성능 분석 등에 이용됨.

公开(公告)号：KR1020050064281A

公开(公告)日：2005-06-29

申请号：KR1020030095637

申请日：2003-12-23

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  김영수 ,  조한진

IPC: G06F9/40

CPC classification number: G06F17/5045 ,  G06F9/06

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor)의 여러 명령어에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 파이프라인 구조 및 데이터패스 모듈을 이용하여 하나의 아키텍처 그래프로 구성하고, 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)를 상기 아키텍처 그래프에 맵핑시켜 연결관계를 합성하여, 초고속 집적 회로 하드웨어 기술 언어(VHDL : VHSIC Hardware Description Language) 등의 형태로 프로세서 아키텍처를 합성하기 위한, 애플리케이션 특수 명령어 세트 프로세서 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP : Application Specific Instruction-Set Processor) 합성기가 명령어 세트에 상응하는 다수의 제어 데이터 흐름 그래프(CDFG)를 입력받아 파이프라인 구조와 데이터패스 모듈을 이용하여 파이프라인 스테이지로 분할하고 아키텍처 그래프를 구성하는 아키텍처 그래프 구성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 상기 입력받은 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 상기 아키텍처 그래프에 맵핑하여 데이터패스 모듈들 간의 연결관계를 합성하는 프로세서 아키텍처 생성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 여러 데이터패스 모듈로부터 입력이 발생하는 입력 포트에 다중화 회로(MUX)를 삽입하고, 파이프라인 스테이지 각각에 파이프라인 레지스터를 삽입하는 데이터패스 합성 단계; 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 데이터패스 모듈 간의 다중화 회로(MUX)의 선택 신호 및 파이프라인 레지스터의 제어 신호를 합성하는 제어 정보 합성 단계; 및 상기 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성기가 프로세서 아키텍처 및 제어 정보를 특정 언어로 생성하여 출력하는 출력 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 ASIP 합성기 등에 이용됨.

公开(公告)号：KR1020050061136A

公开(公告)日：2005-06-22

申请号：KR1020030093262

申请日：2003-12-18

Applicant: 한국전자통신연구원

Inventor： 이미영 ,  박성모 ,  김승철 ,  조한진

IPC: H04N7/24

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 임의 형태의 슬라이스 구조를 갖는 화면 데이터를 구성하는 다수의 매크로 블록간의 상호 슬라이스 관계를 나타내기 위한 테이블을 생성하는, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치에 있어서, 화면 데이터를 이루는 모든 매크로 블록의 각 슬라이스 번호를 저장하고 있는 슬라이스 번호 테이블 저장수단; 상기 슬라이스 번호 테이블 저장수단의 슬라이스 번호 테이블을 통해 각 매크로 블록의 슬라이스 번호와 해당 매크로 블록의 주변 영역에 위치한 매크로 블록의 슬라이스 번호간의 관계를 비교하여 비교 결과를 출력하기 위한 슬라이스 번호 비교수단; 상기 슬라이스 번호 비교수단에서 출력한 비교 결과를 일정 순서대로 정리하여 출력하기 위한 비교 결과 출력수단; 상기 비교 결과 출력수단에서 비교 결과가 정리된 매크로 블록의 다음 순서의 매크로 블록 번호를 상기 슬라이스 번호 비교수단에게 통보하기 위한 매크로 블록 번호 승산수단; 및 상기 비교 결과 출력수단에서 각 매크로 블록에 대해 정리한 비교 결과를 저장하기 위한 주변 매크로 블록간 슬라이스 관계 테이블 저장수단을 포함함.
4. 발명의 중요한 용도
본 발명은 H.264 복호기 등에 이용됨.

公开(公告)号：KR100454215B1

公开(公告)日：2004-10-26

申请号：KR1020010062346

申请日：2001-10-10

Applicant: 한국전자통신연구원 ,  브이케이 주식회사

Inventor： 권종기 ,  정희범 ,  조한진

IPC: G05F3/26

Abstract: PURPOSE: A startup circuit of a bandgap reference voltage generation circuit is provided to perform easily control operations according to signal modes and reduce the power consumption by simplifying a total structure of the startup circuit. CONSTITUTION: A P-type MOSFET(101) includes a source connected with a supply voltage terminal(VDD) and a gate connected with an earth portion. One end of a switch(110) is connected with a drain of the P-type MOSFET(101). The other end of the switch(110) is connected with a drain and a gate of the first N-type MOSFET(102). The switch(110) is turned on or off according to an external enable signal(EN). A current mirror(MR1) is formed with the first N-type MOSFET(102) and the second N-type MOSFET(103). The third N-type MOSFET(104) has a gate and a drain connected with a source of the first N-type MOSFET(102). An output terminal is formed at a drain of the second N-type MOSFET(103).

Abstract translation: 目的：提供带隙参考电压产生电路的启动电路，以根据信号模式容易地执行控制操作，并通过简化启动电路的总体结构来降低功耗。 构成：P型MOSFET（101）包括与电源电压端（VDD）连接的源极和与接地部分连接的栅极。 开关（110）的一端与P型MOSFET（101）的漏极连接。 开关（110）的另一端与第一N型MOSFET（102）的漏极和栅极连接。 开关（110）根据外部使能信号（EN）打开或关闭。 电流镜（MR1）由第一N型MOSFET（102）和第二N型MOSFET（103）形成。 第三N型MOSFET（104）具有与第一N型MOSFET（102）的源极连接的栅极和漏极。 输出端形成在第二N型MOSFET（103）的漏极处。

公开(公告)号：KR100450750B1

公开(公告)日：2004-10-01

申请号：KR1020020020906

申请日：2002-04-17

Applicant: 한국전자통신연구원

Inventor： 김원종 ,  김승철 ,  조한진 ,  이광엽

IPC: G06F7/52

Abstract: PURPOSE: A finite field adder of an improved linear loop feedback shift register structure is provided to increase a process speed without increasing the number of registers. CONSTITUTION: The first input cells(ACELL0-ACELL(m/2)-1) shift at least two first input data by responding to one clock signal while shifting the first input data. The second input cells(BCELL0-BCELL(m/2)-1) shift at least two second input data by responding to one clock signal while shifting the second input data. Output registers(Z0-Zm-1) store the result data according to an output value from the first and the second input cells. The clock signal, inputted to the first and the second input cells, is the same clock signal.

Abstract translation: 目的：提供改进的线性环路反馈移位寄存器结构的有限域加法器以提高处理速度而不增加寄存器的数量。 组成：第一个输入单元（ACELL0-ACELL（m / 2）-1）通过在移动第一个输入数据的同时响应一个时钟信号来移位至少两个第一输入数据。 第二输入单元（BCELL0-BCELL（m / 2）-1）通过在移动第二输入数据的同时响应一个时钟信号来移位至少两个第二输入数据。 输出寄存器（Z0-Zm-1）根据来自第一和第二输入单元的输出值存储结果数据。 输入到第一和第二输入单元的时钟信号是相同的时钟信号。

公开(公告)号：KR100441464B1

公开(公告)日：2004-07-23

申请号：KR1020010086827

申请日：2001-12-28

Applicant: 한국전자통신연구원

Inventor： 배영환 ,  장준영 ,  조한진 ,  류광기

IPC: H04L29/06

Abstract: PURPOSE: An algorithm generating an interface between IP(Intellectual Property) module is provided to achieve an interface synthesizer used in an actual design. CONSTITUTION: An operation of an interface module is inputted using a timing diagram editor. A signal transition graph(STG) is generated by reading the above timing diagram information(2). A finite state machine(FSM) is generated from the signal transition graph(3). The number of states is minimized by merging states which are merged from the above finite state machine(4). The generated finite state machine is output in the type of a state transition table or VHDL program. And the state transition table and the VHDL program are synthesized using a logic synthesizer.

Abstract translation: 目的：提供一种在IP（知识产权）模块之间生成接口的算法，以实现在实际设计中使用的接口合成器。 构成：使用时序图编辑器输入接口模块的操作。 通过读取上述时序图信息（2）产生信号转换图（STG）。 根据信号转换图（3）生成有限状态机（FSM）。 通过合并来自上述有限状态机（4）的状态来最小化状态的数量。 生成的有限状态机以状态转换表或VHDL程序的类型输出。 状态转换表和VHDL程序使用逻辑合成器进行合成。

公开(公告)号：KR1020040051318A

公开(公告)日：2004-06-18

申请号：KR1020020079227

申请日：2002-12-12

Applicant: 한국전자통신연구원

Inventor： 김상필 ,  조한진

IPC: G06F17/50

Abstract: PURPOSE: A device and a method for simulation using a virtual block are provided to increase a verification speed and reduce a time for debugging design data by using the previously modeled virtual block to represent the same operation for input as a sub system. CONSTITUTION: Hardware blocks(200-230) have a hierarchical architecture formed by several circuit blocks and are connected with each other through an interface. The virtual block(300) generates the previously modeled design data matched with an input pattern for at least one among the hardware blocks and replaces at least one hardware block. A signal monitor(310) examines an I/O(Input/Output) signal of the hardware block in order to model the virtual block.

Abstract translation: 目的：提供一种使用虚拟块进行仿真的设备和方法，以增加验证速度，并通过使用先前建模的虚拟块来表示与子系统输入相同的操作来减少调试设计数据的时间。 构成：硬件块（200-230）具有由几个电路块形成的分层结构，并通过接口相互连接。 虚拟块（300）生成与硬件块中的至少一个的输入模式匹配的先前建模的设计数据，并替换至少一个硬件块。 信号监视器（310）检查硬件块的I / O（输入/输出）信号，以便对虚拟块进行建模。

公开(公告)号：KR1020040022697A

公开(公告)日：2004-03-16

申请号：KR1020020054321

申请日：2002-09-09

Applicant: 한국전자통신연구원

Inventor： 박성모 ,  김승철 ,  이미영 ,  조한진 ,  김종대

IPC: H04N19/51

CPC classification number: H04N5/145 ,  G06T7/223 ,  G06T2200/28 ,  G06T2207/10016 ,  H04N19/105 ,  H04N19/162 ,  H04N19/513 ,  H04N19/523 ,  H04N19/533

Abstract: PURPOSE: A motion estimator for video data compression is provided to carry out motion estimation according to the most suitable algorithm selected by a user. CONSTITUTION: A motion estimator(20) for video data compression includes a demultiplexer(210), a motion estimating unit(200), and a multiplexer(230). The demultiplexer receives current video data and a select flat from a user and outputs the current video data through one of a plurality of output ports according to the select flag. The motion estimating unit carries out motion estimation according to one of a plurality of motion estimation algorithms according to the output signal of the demultiplexer and outputs a motion vector. The multiplexer receives the select flag and outputs the motion vector from the motion estimating unit according to the select flag.

Abstract translation: 目的：提供用于视频数据压缩的运动估计器，以根据用户选择的最合适的算法进行运动估计。 构成：用于视频数据压缩的运动估计器（20）包括解复用器（210），运动估计单元（200）和多路复用器（230）。 解复用器从用户接收当前视频数据和选择平面，并根据选择标志输出当前视频数据通过多个输出端口之一。 运动估计单元根据多路分解器的输出信号，根据多个运动估计算法中的一个进行运动估计，并输出运动矢量。 复用器接收选择标志，并根据选择标志从运动估计单元输出运动矢量。

公开(公告)号：KR1020030089549A

公开(公告)日：2003-11-22

申请号：KR1020020026983

申请日：2002-05-16

Applicant: 한국전자통신연구원

Inventor： 김승철 ,  김원종 ,  조한진

IPC: G06K17/00

Abstract: PURPOSE: A combination IC card is provided to detect a terminal type by receiving a clock signal offered from the terminal if the card is contacted or approached to the terminal, and to exchange the signal through a signal I/O(Input/Output) part selected from a detection result. CONSTITUTION: The first signal I/O part(110) includes contact parts(111,131) for receiving power or inputting the signal from a contact typed card terminal. The second signal I/O part(120) includes an RF(Radio Frequency) transceiver(121) for receiving the power or inputting an RF signal from a non-contact typed card terminal. Antenna loop coils(102,141) exchange the signal with the non-contact typed card terminal by connecting to the RF transceiver. An IC chip(101) comprises a memory storing the user information, a terminal type detecting circuit outputting a decision signal according to the terminal type by receiving a constant signal offered from the terminal, and a processor selecting one from the first and the second I/O part according to the decision signal, and processing the signal offered from the selected signal I/O part.

Abstract translation: 目的：提供组合IC卡，用于通过接收从终端提供的时钟信号来检测终端类型，如果卡被接触或接近终端，并通过信号I / O（输入/输出）部分交换信号 从检测结果中选择。 构成：第一信号I / O部分（110）包括用于接收电力的接触部分（111,131）或从接触型卡端子输入信号。 第二信号I / O部分（120）包括用于从非接触型卡终端接收电力或输入RF信号的RF（射频）收发器（121）。 天线环线圈（102,141）通过连接到RF收发器与非接触型卡端子交换信号。 IC芯片（101）包括存储用户信息的存储器，终端类型检测电路，通过接收从终端提供的恒定信号来输出根据终端类型的判定信号，以及处理器，从第一和第二I / O部分，并根据所选择的信号I / O部分处理信号。

公开(公告)号：KR100341398B1

公开(公告)日：2002-06-22

申请号：KR1020000003873

申请日：2000-01-27

Applicant: 한국전자통신연구원

Inventor： 변경진 ,  김경수 ,  조한진

IPC: H03M7/42

Abstract: 디지털 방식의 휴대용 통신기기에서는 전송채널의 대역폭을 효율적으로 사용하고 또한 고음질을 얻기 위해 여러가지 음성 압축 알고리즘 들을 이용하여 구현된 보코더(vocoder)를 사용하고 있다. 이러한 보코더 기법들 중 비교적 저 전송률의 이동통신 단말기 등에 유용하게 적용하고 있는 것 중에 하나는 CELP(Code Excited Linear Prediction) 부호화법이다. CELP부호화법에서는 음성신호의 단기 예측 및 장기 예측 성분이 제거된 잔여 신호를 부호화하기 위해 고정 코드북 검색과정을 적용하고 있다. 그러나 종래의 코드북 검색에서는 입력음성과 합성음성의 오차를 구하기 위해, 코드북 인덱스 값을 1씩 증가 시키면서 전체 코드북에 대한 검색을 반복하기 때문에 코드북 검색부분은 CELP부호화법에서 필요로 하는 전체 계산량의 50%이상을 차지하므로 실시간 구현에 어려움이 있다.
따라서 본 발명에서는 기존의 코드북 검색 과정과 같이 모든 인덱스에 대해 반복적으로 코드북 검색을 하지 않고 새로운 최소오차 값을 찾은 경우에 카운터 값이 증가하는 최소 오차 카운터를 적용하여, 카운터의 값이 일정 값을 초과하는 경우에는 검색을 종료하는 방법을 사용하여 기존의 코드북 검색시간을 약 68%정도로 단축하는 새로운 방법을 제공한다.