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    MEMOIRE PROGRAMMABLE PAR INJECTION DE PORTEURS CHAUDS ET PROCEDE DE PROGRAMMATION D'UNE TELLE MEMOIRE
    51.
    发明专利
    MEMOIRE PROGRAMMABLE PAR INJECTION DE PORTEURS CHAUDS ET PROCEDE DE PROGRAMMATION D'UNE TELLE MEMOIRE 未知

    公开(公告)号：FR3012673A1

    公开(公告)日：2015-05-01

    申请号：FR1360743

    申请日：2013-10-31

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

    IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

    Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci, j) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

    TRANSISTOR MOS A GRILLE FLOTTANTE ET A INJECTION D'ÉLECTRONS CHAUDS
    53.
    发明专利
    TRANSISTOR MOS A GRILLE FLOTTANTE ET A INJECTION D'ÉLECTRONS CHAUDS 未知

    公开(公告)号：FR2973571A1

    公开(公告)日：2012-10-05

    申请号：FR1152885

    申请日：2011-04-04

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: H01L29/788 ,  G11C16/02

    Abstract: L'invention concerne un transistor MOS (T4) à injection d'électrons chauds, comprenant : des régions de source (2) et de drain (3) implantées dans un substrat (1) semi-conducteur, une grille de contrôle (CG3), et une grille flottante (FG3). La grille flottante (FG3) comprend une première partie (p1) agencée à une première distance (D1) du substrat, une deuxième partie (p2) agencée à une seconde distance (D2) du substrat inférieure a la première distance, et une partie intermédiaire (p3) reliant la première et la deuxième partie. Application notamment à la réalisation d'une mémoire FLASH.

    PROCEDE ET DISPOSITIF DE CARACTERISATION OU DE MESURE D'UNE CAPACITE FLOTTANTE
    55.
    发明专利
    PROCEDE ET DISPOSITIF DE CARACTERISATION OU DE MESURE D'UNE CAPACITE FLOTTANTE 未知

    公开(公告)号：FR2959826A1

    公开(公告)日：2011-11-11

    申请号：FR1001966

    申请日：2010-05-07

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: G01R27/26 ,  G06F3/044 ,  G06K11/06

    Abstract: L'invention comprend des étapes consistant à : relier une première borne (A) de la capacité au point milieu (N1) d'un premier pont diviseur de tension (L1), appliquer une première tension (V1) à une seconde borne (B) de la capacité, maintenir une tension (V1) d'un point milieu (N1) du premier pont diviseur au voisinage d'une tension de référence (Vref), et décharger un point milieu (N2) d'un second pont diviseur (L2) avec un courant constant (I). Lorsqu'une tension (V2) du point milieu (N2) du second pont atteint un premier seuil (Vref), appliquer une seconde tension (GND) à la seconde borne (B) de la capacité, et mesurer le temps nécessaire à ce que la tension (V2) atteigne un second seuil (Vref').

    MEMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT
    59.
    发明专利
    MEMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT 未知

    公开(公告)号：FR2987700A1

    公开(公告)日：2013-09-06

    申请号：FR1253330

    申请日：2012-04-11

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: H01L27/11 ,  G11C7/00

    Abstract: L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.

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