公开(公告)号：FR3096175B1

公开(公告)日：2021-05-07

申请号：FR1904942

申请日：2019-05-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  MARINET FABRICE ,  DELALLEAU JULIEN

IPC: H01L23/64 ,  G06F21/00

Abstract: Circuit intégré comprenant un substrat semiconducteur (SB) ayant une face avant et une face arrière, au moins une première prise de contact (PC1), au moins une deuxième prise de contact (PC2), espacées situées au niveau de la face avant, et une plaque électriquement conductrice (PL) située sur la face arrière et des premiers moyens de détection (MS1) configurés pour détecter un amincissement éventuel du substrat à partir de la face arrière, lesdits premiers moyens de détection comportant des premiers moyens de mesure (MS1) configurés pour effectuer une première mesure d’une valeur résistive du substrat entre ladite au moins une première prise de contact (PC1), ladite au moins une deuxième prise de contact (PC2) et ladite plaque électriquement conductrice (PL). Figure pour l’abrégé : Fig 2

公开(公告)号：FR3012673B1

公开(公告)日：2017-04-14

申请号：FR1360743

申请日：2013-10-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

公开(公告)号：FR3023647A1

公开(公告)日：2016-01-15

申请号：FR1456740

申请日：2014-07-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  DELALLEAU JULIEN

IPC: G11C5/00

Abstract: L'invention concerne une mémoire sur substrat semi-conducteur (SUB), comprenant : au moins une ligne de donnée (DL), au moins une ligne de sélection (SL), au moins une ligne de référence (RL), au moins une cellule mémoire (MC11, MC12) comprenant un transistor de sélection (ST11) ayant une grille de contrôle (GT1) connectée à la ligne de sélection, une première borne de conduction connectée à un élément à impédance variable (VZ), le transistor de sélection et l'élément à impédance variable reliant la ligne de référence à la ligne de donnée, le transistor de sélection (ST11) comprenant une grille verticale enterrée (GT1) réalisée dans une tranchée (11) formée dans le substrat (SUB), et une région de canal (CH) en regard d'une première face de la tranchée, entre une première région dopée profonde (SDP1) et une seconde région dopée (DDP) à la surface du substrat reliée à l'élément à impédance variable (VZ).

公开(公告)号：FR3017746A1

公开(公告)日：2015-08-21

申请号：FR1451297

申请日：2014-02-18

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  H01L29/788

公开(公告)号：FR3099638A1

公开(公告)日：2021-02-05

申请号：FR1908778

申请日：2019-07-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DELALLEAU JULIEN ,  JULIEN FRANCK

IPC: H01L21/8249 ,  H01L21/426 ,  H01L29/739

Abstract: Le procédé de fabrication de transistors du type à effet de champ à grille métal-oxyde « MOSFET », comprend une étape d’implantation de régions de drains faiblement dopées et une étape de formation de régions de grilles ayant une longueur physique de grille (Lgate) associée à une longueur de canal de référence. L’étape d’implantation de régions de drain faiblement dopées est exécutée avant l’étape de formation de régions de grilles, et comprend une formation d’un masque d’implantation définissant les régions de drains faiblement dopées et une longueur effective de canal (Leff) de chaque transistor MOSFET, la formation du masque d’implantation étant configurée pour définir une longueur effective de canal (Leff) d’au moins un transistor MOSFET différente de la longueur de canal de référence respective. Figure de l’abrégé : figure 1

公开(公告)号：FR3096175A1

公开(公告)日：2020-11-20

申请号：FR1904942

申请日：2019-05-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： SARAFIANOS ALEXANDRE ,  MARINET FABRICE ,  DELALLEAU JULIEN

IPC: H01L23/64 ,  G06F21/00

Abstract: Circuit intégré comprenant un substrat semiconducteur (SB) ayant une face avant et une face arrière, au moins une première prise de contact (PC1), au moins une deuxième prise de contact (PC2), espacées situées au niveau de la face avant, et une plaque électriquement conductrice (PL) située sur la face arrière et des premiers moyens de détection (MS1) configurés pour détecter un amincissement éventuel du substrat à partir de la face arrière, lesdits premiers moyens de détection comportant des premiers moyens de mesure (MS1) configurés pour effectuer une première mesure d’une valeur résistive du substrat entre ladite au moins une première prise de contact (PC1), ladite au moins une deuxième prise de contact (PC2) et ladite plaque électriquement conductrice (PL). Figure pour l’abrégé : Fig 2

公开(公告)号：FR3069374A1

公开(公告)日：2019-01-25

申请号：FR1756937

申请日：2017-07-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL ,  DELALLEAU JULIEN

IPC: H01L29/772 ,  H01L21/331

Abstract: Circuit intégré (CI) comprenant au moins un transistor MOS (T3) réalisé sur et dans une zone active (ZA) comportant une région de source (13), une région de drain (11), la zone active (ZA) étant entourée d'une région isolante (10), le transistor ayant une région de grille (14) comprenant deux flancs (FLA, FLB) s'étendant transversalement à la direction source-drain, chevauchant deux bords opposés (BD1, BD2) de la zone active, et possédant au niveau de chaque zone de chevauchement au moins une languette (17) saillant au pied d'au moins un flanc de la région de grille (14) et recouvrant une partie de la zone active et une partie de la région isolante.

公开(公告)号：FR3054920B1

公开(公告)日：2018-10-26

申请号：FR1657586

申请日：2016-08-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DELALLEAU JULIEN

IPC: G11C7/00

公开(公告)号：FR3000842A1

公开(公告)日：2014-07-11

申请号：FR1350133

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L29/732 ,  G11C11/21

Abstract: L'invention concerne un circuit intégré comprenant un transistor (T1) comprenant des première et seconde bornes de conduction et une borne de commande. Le circuit intégré comprend en outre une pile composée d'une première couche diélectrique (13), d'une couche conductrice (14) et d'une seconde couche diélectrique (15), la première borne de conduction comprenant une première région de semi-conducteur (R1) formée dans la première couche diélectrique (13), la borne de commande comprenant une seconde région de semi-conducteur (R2) formée dans la couche conductrice (14), et la seconde borne de conduction comprenant une troisième région de semi-conducteur (R3) formée dans la seconde couche diélectrique (15).

公开(公告)号：FR3080949B1

公开(公告)日：2021-05-28

申请号：FR1853887

申请日：2018-05-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： HUBERT QUENTIN ,  MARZAKI ABDERREZAK ,  DELALLEAU JULIEN

IPC: H01L27/11563 ,  H01L21/8229

Abstract: Le dispositif de mémoire non volatile, comprend un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL) de cellules mémoires, les colonnes (COL) de cellules mémoires comportant des paires de cellules mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection enterrée commune (SG), les deux transistors d'état (T1, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande enterrée commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2).