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公开(公告)号：FR3095547A1
公开(公告)日：2020-10-30
申请号：FR1904443
申请日：2019-04-26
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
IPC: G11C7/06
Abstract: Le circuit intégré de mémoire non-volatile (NVM), comporte un plan mémoire (PM) organisé en rangées (RG) et en colonnes (COL) comportant des lignes de bit (BL), chaque ligne de bit (BL) comportant des amplificateurs de lecture (SA) chacun configuré pour générer un signal de sortie (SAOUT/SAOUTN) sur une voie de données de lecture (SABUS/SABUSN). Les voies de données de lectures (SABUS/SABUSN) parcourent respectivement le plan-mémoire (PM) le long de chaque ligne de bit (BL), et chaque voie de donnée de lecture (SABUS/SABUSN) est connectée à tous les amplificateurs de lecture (SA) de la ligne de bit (BL) respective. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3093231A1
公开(公告)日：2020-08-28
申请号：FR1901791
申请日：2019-02-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
IPC: H01L27/11517
Abstract: Le dispositif (DIS) de fonction physiquement non-clonable comporte un ensemble (ENS) de paires (P) de transistors à grille flottante (FGT1, FGT2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors à grille flottante (FGT1, FGT2) et pour identifier des paires de transistors à grille flottante dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C, E) d’un transistor à grille flottante de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2
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公开(公告)号：FR3059458B1
公开(公告)日：2019-03-29
申请号：FR1661500
申请日：2016-11-25
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C16/04 , H01L27/115
Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.
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公开(公告)号：FR3049380B1
公开(公告)日：2018-11-23
申请号：FR1652445
申请日：2016-03-22
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: H01L27/115 , G11C16/04
Abstract: Le dispositif de mémoire non volatile comprend des cellules-mémoires (C3,j) comprenant chacune un transistor d'état (T3,j) sélectionnable possédant une grille flottante et une grille de commande (CG3). Le transistor d'état (T3,j) est du type à appauvrissement et avantageusement configuré pour présenter une tension de seuil de préférence négative lorsque la cellule-mémoire est dans un état vierge. On peut alors appliquer lors de la lecture de la cellule-mémoire, une tension de lecture nulle sur la grille de commande (CG3) ainsi que sur les grilles de commande des transistors d'états de toutes les cellules-mémoires du dispositif de mémoire.
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公开(公告)号：FR3021804A1
公开(公告)日：2015-12-04
申请号：FR1454891
申请日：2014-05-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).
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Patent Agency Ranking
公开(公告)号：FR3002811A1
公开(公告)日：2014-09-05
申请号：FR1351837
申请日：2013-03-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： REGNIER ARNAUD , NIEL STEPHAN , LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).
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公开(公告)号：FR2987700B1
公开(公告)日：2014-03-14
申请号：FR1253330
申请日：2012-04-11
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.
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公开(公告)号：FR2986356B1
公开(公告)日：2014-02-28
申请号：FR1250787
申请日：2012-01-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LISART MATHIEU , SOUDE THIERRY , SARAFIANOS ALEXANDRE , LA ROSA FRANCESCO
IPC: H01L23/58 , G06K19/073
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公开(公告)号：FR2973572A1
公开(公告)日：2012-10-05
申请号：FR1152886
申请日：2011-04-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
IPC: H01L29/788 , G11C16/02
Abstract: L'invention concerne un transistor MOS (T5) à injection d'électrons chauds, comprenant des régions de source (2) et de drain (3) implantées dans un substrat (1) semi-conducteur, une grille de contrôle (CG3), et une grille flottante (NCFG3) comprenant des nanoparticules électriquement conductrices (12). La grille de contrôle (CG3) comprend une première partie (p1) agencée à une première distance (D4) du substrat, une deuxième partie (p2) agencée du côté de la région de drain (3) à une deuxième distance (D5) du substrat inférieure à la première distance (D4), et une partie intermédiaire (p3) reliant la première et la deuxième partie.
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公开(公告)号：FR2957161A1
公开(公告)日：2011-09-09
申请号：FR1000848
申请日：2010-03-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un procédé de génération d'une tension de consigne dans un circuit intégré, comprenant des étapes de génération d'une tension de référence (Vref) sensiblement constante, et de génération à partir de la tension de référence, d'une tension de consigne (Vc) comportant une composante égale à la plus grande de tensions de seuil de tous les transistors CMOS d'un circuit (LGC) du circuit intégré (IC1) et une composante qui peut être nulle. L'invention s'applique notamment à la fourniture d'une tension d'alimentation d'un circuit à base de transistors CMOS.
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