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公开(公告)号：CN101937915B
公开(公告)日：2015-07-29
申请号：CN201010229306.6
申请日：2010-03-26
Applicant: 三星电子株式会社
CPC classification number: H01L27/10817 , H01L27/10852 , H01L27/10876 , H01L27/10894 , H01L28/91 , H01L29/78
Abstract: 一种半导体器件包括第一晶体管、第二晶体管、绝缘中间层图案以及电容器。第一晶体管形成在基板的第一区。第一晶体管具有从基板向上突出的柱并且在柱的上部提供有杂质区。第二晶体管形成在基板的第二区。绝缘中间层图案形成在第一区和第二区上以覆盖第二晶体管并且暴露出柱的上表面。绝缘中间层图案的上表面实质上比第一区中的柱的上表面高。电容器形成在柱的上部中的杂质区上并且电连接到该杂质区。
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公开(公告)号：CN101783348A
公开(公告)日：2010-07-21
申请号：CN201010004595.X
申请日：2010-01-19
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10808 , H01L27/10855 , H01L27/10873 , H01L27/10885
Abstract: 本发明提供一种半导体存储器器件和制造半导体器件的方法。该半导体存储器器件，包括：第一有源柱结构和第二有源柱结构，所述第一有源柱结构和第二有源柱结构在衬底的上部处突出；掩埋位线，所述掩埋位线中的每个在第一方向上延伸；以及第一栅极图案和第二栅极图案，所述第一栅极图案和第二栅极图案中的每个在第二方向上延伸。第一有源柱结构和第二有源柱结构分别占据奇数行和偶数列行。第一有源柱结构和第二有源柱结构还分别占据偶数列和奇数列。第二有源柱结构的列在第二方向上与第一有源柱结构的列偏移。每个掩埋位线被连接到占据偶数列之一的第一有源柱结构的下部，并且连接到占据相邻奇数列之一的第二有源柱结构的下部。
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公开(公告)号：CN119183286A
公开(公告)日：2024-12-24
申请号：CN202410204333.X
申请日：2024-02-23
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了一种半导体器件，该半导体器件包括：有源图案，其包括在第一方向上彼此间隔开的第一边缘部分和第二边缘部分；字线，其在该第一边缘部分与该第二边缘部之间沿着第二方向延伸；位线，其在该第一边缘部分上沿着第三方向延伸；存储节点接触，其位于该第二边缘部分上；第一有源焊盘，其位于该位线与该第一边缘部分之间；以及第二有源焊盘，其位于该存储节点接触与该第二边缘部分之间。该第一有源焊盘在该第三方向上延伸超过该第一边缘部分。该第二有源焊盘在与该第三方向相反的方向上延伸超过该第二边缘部分。
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公开(公告)号：CN111435660B
公开(公告)日：2024-05-28
申请号：CN201911035132.7
申请日：2019-10-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：堆叠结构，具有竖直堆叠在基底上的多个层，每个层包括：第一位线和栅极线，在第一方向上延伸，第一半导体图案，在第一位线和栅极线之间沿第二方向延伸，第二方向与第一方向交叉，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻，第二半导体图案在第一方向上延伸；第一字线，与第一半导体图案相邻并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直；第二位线，连接到第二半导体图案的一端并从基底在第三方向上竖直延伸；以及第二字线，连接到第二半导体图案的另一端并在第三方向上竖直延伸。
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公开(公告)号：CN117615571A
公开(公告)日：2024-02-27
申请号：CN202310884458.7
申请日：2023-07-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供一种半导体存储器件，包括：有源区，在单元隔离层中延伸，其中，有源区包括第一区域和第二区域；位线，与有源区相交；在衬底与位线之间的位线接触部，其中，位线接触部电连接到第一区域；位线间隔物，在位线和位线接触部的侧表面上；在位线间隔物的横向侧上的节点焊盘，其中，节点焊盘电连接到第二区域；存储接触部，在节点焊盘上和位线间隔物的侧表面上，其中，存储接触部包括具有第一宽度的第一部分和具有第二宽度的第二部分，第二宽度不同于第一宽度。
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Patent Agency Ranking
公开(公告)号：CN110021582B
公开(公告)日：2023-09-19
申请号：CN201811509486.6
申请日：2018-12-11
Applicant: 三星电子株式会社
IPC: H01L23/64
Abstract: 本发明构思提供了一种集成电路器件和制造其的方法。所述集成电路器件可以包括在衬底上方的支撑图案、在衬底上方的下电极图案和电介质结构、以及在电介质结构上的上电极结构。支撑图案可以包括在垂直方向上延伸的第一支撑结构。下电极图案可以在支撑图案与电介质结构之间。下电极图案可以包括彼此间隔开的第一组N个(例如4或更大的整数)下电极，并且可以在垂直方向上延伸到衬底之上的第一水平。电介质结构可以包括在垂直方向上延伸并围绕第一支撑结构和第一组N个下电极的第一电介质突起。上电极结构可以包括围绕第一电介质突起的第一上电极突起。
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公开(公告)号：CN108695327B
公开(公告)日：2023-09-12
申请号：CN201810326639.7
申请日：2018-04-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件及制造其的方法。具有衬底的半导体器件可以包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以在上半导体层中，具有在掩埋绝缘层之上的最下表面，凹入第一沟槽中的第一导电图案。第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中。第二导电图案可以在第二沟槽中，并且第一源极/漏极区可以在第一导电图案与第二导电图案之间的上半导体层中。
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公开(公告)号：CN116249344A
公开(公告)日：2023-06-09
申请号：CN202210920829.8
申请日：2022-08-02
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体器件以及制造该半导体器件的方法。该半导体器件包括：基板，包括依次堆叠的下半导体膜、掩埋绝缘膜和上半导体膜；元件隔离膜，在基板内部限定有源区并包括相对于硅氧化物具有蚀刻选择性的材料；在上半导体膜内部的第一栅极沟槽；第一栅电极，填充第一栅极沟槽的一部分；在元件隔离膜内部的第二栅极沟槽；以及第二栅电极，填充第二栅极沟槽的一部分，其中元件隔离膜的底侧在下半导体膜内部。
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公开(公告)号：CN115939098A
公开(公告)日：2023-04-07
申请号：CN202210793024.1
申请日：2022-07-05
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01B1/04
Abstract: 一种半导体装置，包括；有源区，其由衬底上的隔离膜限定；字线，其位于衬底中，该字线在第一方向上延伸并且与有源区交叉；位线，其位于字线上方并且在第二方向上延伸；接触件，其位于在第一方向上相邻的位线之间，该接触件连接有源区并在竖直方向上延伸；以及接触件栅栏，其设置在接触件在第二方向上的相对的侧表面中的每个侧表面上并且在竖直方向上延伸，其中，有源区具有倾斜于第一方向延伸的条形，并且接触件栅栏包括含碳绝缘膜。
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公开(公告)号：CN115707234A
公开(公告)日：2023-02-17
申请号：CN202210505849.9
申请日：2022-05-10
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，包括：衬底，该衬底包括有源图案，该有源图案包括第一源/漏区和第二源/漏区；绝缘层，在衬底上；线路结构，在绝缘层上并沿第一方向延伸以与有源图案交叉，线路结构穿透绝缘层且在第一源/漏区上，并且包括与第一源/漏区电连接的位线；以及触点，与线路结构间隔开，并且电连接到第二源/漏区，其中，位线包括：与第一源/漏区竖直重叠的第一部分；以及与绝缘层竖直重叠的第二部分，以及其中，位线的第一部分的顶表面的最低水平在低于位线的第二部分的顶表面的最低水平的水平处。
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