公开(公告)号：CN110993685B

公开(公告)日：2024-06-18

申请号：CN201910847196.0

申请日：2019-09-09

Applicant: 三星电子株式会社

Inventor： 金根楠 ,  黄有商

IPC: H01L29/423 ,  H10B12/00 ,  H01L21/28

Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底具有沟槽；栅极介电层，所述栅极介电层覆盖所述沟槽的表面；栅电极，所述栅电极填充所述沟槽的下部；覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间。所述栅极介电层包括：第一区段，所述第一区段具有第一厚度并且设置在所述栅电极与所述沟槽之间；以及第二区段，所述第二区段具有第二厚度并且设置在所述覆盖图案与所述沟槽之间。所述第二厚度小于所述第一厚度。

公开(公告)号：CN109841623B

公开(公告)日：2024-05-07

申请号：CN201811330850.2

申请日：2018-11-09

Applicant: 三星电子株式会社

Inventor： 金熙中 ,  金奉秀 ,  韩成熙 ,  黄有商

IPC: H10B12/00

Abstract: 根据本发明构思的一示例实施方式的半导体存储器件可以包括：多个下电极，其位于衬底上并彼此间隔开；以及蚀刻停止图案，其位于衬底上并围绕所述多个下电极中的每个的至少一部分，其中蚀刻停止图案包括：包含碳的第一蚀刻停止图案；以及第二蚀刻停止图案，其位于第一蚀刻停止图案上并包括与第一蚀刻停止图案的材料不同的材料。

公开(公告)号：CN109390340B

公开(公告)日：2024-03-15

申请号：CN201810901544.3

申请日：2018-08-09

Applicant: 三星电子株式会社

Inventor： 金熙中 ,  赵珉熙 ,  金奉秀 ,  金俊秀 ,  山田悟 ,  李元锡 ,  黄有商

IPC: H10B12/00

Abstract: 提供了半导体存储器件。一种半导体存储器件包括在第一沟槽中的隔离层和在隔离层上的第一栅电极部分。该半导体存储器件包括在第二沟槽中的第二栅电极部分。在一些实施方式中，第二栅电极部分在一方向上比第一栅电极部分宽。而且，在一些实施方式中，第二沟槽的上部区域比第二沟槽的下部区域在所述方向上与第一沟槽间隔开更大的距离。还提供了形成半导体存储器件的相关方法。

公开(公告)号：CN112186038B

公开(公告)日：2024-02-06

申请号：CN202010263663.8

申请日：2020-04-07

Applicant: 三星电子株式会社

Inventor： 金圭镇 ,  金熙中 ,  金俊秀 ,  李相昊 ,  赵在奂 ,  黄有商

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L23/528 ,  H01L21/336

Abstract: 提供了一种半导体器件和制造该半导体器件的方法。该半导体器件可以包括：有源图案，在第一方向上延伸并且在第一方向上彼此间隔开；器件隔离层，限定有源图案；绝缘结构，提供在有源图案之间以及在器件隔离层之间；以及栅极结构，设置在绝缘结构上并且在与第一方向交叉的第二方向上延伸。栅极结构可以包括上部分和下部分。栅极结构的下部分可以被绝缘结构包围。

公开(公告)号：CN108766969B

公开(公告)日：2023-10-13

申请号：CN201810329924.4

申请日：2018-04-13

Applicant: 三星电子株式会社

Inventor： 金恩靓 ,  金大益 ,  金奉秀 ,  朴济民 ,  张世明 ,  黄有商

IPC: H10B43/00 ,  H10B43/30

Abstract: 本发明提供一种制造半导体存储器装置的方法，包含：在半导体衬底上形成位线和位线封盖图案；形成覆盖位线封盖图案的侧壁和位线的侧壁的第一间隔物；形成与第一间隔物的侧壁接触且具有低于第一间隔物的上部末端的顶部表面的接触塞；移除第一间隔物的上部部分；形成封闭至少空隙的入口的第一牺牲层；形成覆盖位线封盖图案的侧壁且具有与第一间隔物的顶部表面接触的底部表面的第二间隔物；以及移除第一牺牲层。位线封盖图案在位线上。接触塞包含暴露于顶部表面上的空隙。

公开(公告)号：CN110164867B

公开(公告)日：2023-09-29

申请号：CN201910108496.7

申请日：2019-02-03

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金奉秀 ,  金志永 ,  金熙中 ,  朴硕韩 ,  李宪国 ,  黄有商

IPC: H10B41/20 ,  H10B43/20

Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。

公开(公告)号：CN109285831B

公开(公告)日：2023-09-05

申请号：CN201810691775.6

申请日：2018-06-28

Applicant: 三星电子株式会社

Inventor： 金成禹 ,  金奉秀 ,  金英培 ,  许基宰 ,  高宽协 ,  洪亨善 ,  黄有商

IPC: H01L27/02 ,  H10B12/00 ,  H10N70/20

Abstract: 一种半导体装置包括：设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；位于所述第二外围电路部上的第二存储器部；以及位于所述第二外围电路部和所述第二存储器部之间的布线部，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，并且所述布线部包括多个线图案，至少一个所述线图案和至少一个所述电容器位于距离所述衬底相同的水平高度处，其中，所述第二存储单元距离所述衬底比所述的至少一个所述电容器高。

公开(公告)号：CN116130455A

公开(公告)日：2023-05-16

申请号：CN202210802412.1

申请日：2022-07-07

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金根楠 ,  金容锡 ,  金熙中 ,  赵珉熙 ,  黄有商

IPC: H01L23/538 ,  H01L29/10 ,  H10B12/00

Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括竖直堆叠在基底上的层组并且包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，层组中的每个的字线在平行于基底的顶表面的第一方向上延伸，层组包括顺序堆叠的第一层组和第二层组，沟道层在第一层组的字线下方，沟道层在第二层组的字线上方，并且位线包括连接到第一层组的沟道层的第一突起部分以及连接到第二层组的沟道层的第二突起部分。

公开(公告)号：CN106997849B

公开(公告)日：2022-12-30

申请号：CN201710017494.8

申请日：2017-01-11

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金奉秀 ,  朴济民 ,  黄有商

IPC: H01L21/308

Abstract: 本发明提供了一种制造半导体装置的方法。所述方法可包括以下步骤：蚀刻外围区上的本体图案以形成图案并且随后在单元区和外围区二者上形成层。所述方法可包括：形成从单元区延伸至外围区上的线图案；以及随后在单元区和外围区二者上形成层。

公开(公告)号：CN110767653A

公开(公告)日：2020-02-07

申请号：CN201910307879.7

申请日：2019-04-17

Applicant: 三星电子株式会社

Inventor： 全辰桓 ,  金熙中 ,  金根楠 ,  韩成熙 ,  黄有商

IPC: H01L27/088

Abstract: 一种半导体器件包括：衬底，具有由器件隔离区限定的有源区；导电线，在有源区上沿一方向延伸；绝缘衬垫，在导电线的下部的两个侧壁上，导电线的下部与有源区接触；间隔物，在与衬底的表面垂直的方向上与绝缘衬垫隔开，并且顺序地形成在导电线的上部的两个侧壁上；阻挡层，布置在绝缘衬垫与位于所述多个间隔物中间的间隔物之间的间隔处，并且在从位于所述多个间隔物中间的间隔物的一端朝导电线凹入的凹陷部分中；以及导电图案，布置在所述多个间隔物两侧的有源区上。