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公开(公告)号：CN119277775A
公开(公告)日：2025-01-07
申请号：CN202410631012.8
申请日：2024-05-21
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体装置，包括：有源阵列，其中，多个有源图案被布置在衬底上；栅极结构，其在第一方向上延伸并与有源图案的中心部分交叉；位线结构，其接触有源图案的与栅极结构的第一侧壁相邻的第一部分，并在第二方向上延伸；以及电容器，其电连接到有源图案中的每一个有源图案的与栅极结构的第二侧壁相邻的第二部分。在平面图中，有源图案中的每一个有源图案的上端部分和有源图案中的每一个有源图案的下端部分被布置为在相对于第一方向倾斜的第三方向上间隔开。在第二方向上并排布置的有源图案形成有源列。
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公开(公告)号：CN119277774A
公开(公告)日：2025-01-07
申请号：CN202410609625.1
申请日：2024-05-16
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 半导体装置可包括第一有源图案和第二有源图案、第一栅极结构和第二栅极结构、源极/漏极层、位线结构、接触插塞结构和电容器。第一有源图案和第二有源图案分别在基底的单元区域和外围电路区域上。第一栅极结构延伸穿过第一有源图案的上部。第二栅极结构在第二有源图案的上表面和上侧壁上。源极/漏极层在第二有源图案的与第二栅极结构邻近的部分上。位线结构在第一有源图案的中心部分上，并且在水平方向上与第二栅极结构叠置。接触插塞结构在第一有源图案的背对的端部上。电容器在接触插塞结构上。
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公开(公告)号：CN118829206A
公开(公告)日：2024-10-22
申请号：CN202410202718.2
申请日：2024-02-23
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体存储器装置。半导体存储器装置包括：衬底；衬底上的沟道区；第一源极/漏极区和第二源极/漏极区，该第一源极/漏极区和第二源极/漏极区电连接至沟道区；栅电极，其在第一方向上延伸并且位于沟道区上；导电线，其在与第一方向相交的第二方向上延伸，并且电连接至第二源极/漏极区；以及电容器结构，其在衬底上电连接至第一源极/漏极区。电容器结构可包括：多个第一电极，该多个第一电极在垂直于衬底的上表面的第三方向上堆叠并且彼此间隔开；多个沟槽，该多个沟槽延伸至多个第一电极中；电容器电介质膜，其沿着多个沟槽中的每一个的侧壁延伸；以及多个第二电极，该多个第二电极分别在多个沟槽中。
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公开(公告)号：CN118555825A
公开(公告)日：2024-08-27
申请号：CN202311818795.2
申请日：2023-12-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器装置，包括：半导体衬底；堆叠结构，其包括交替地堆叠在半导体衬底上的字线和层间电介质图案；蚀刻停止层，其在堆叠结构上；半导体图案，其穿透字线；位线，其与半导体图案接触；封盖电介质图案，其位于位线和字线之间，封盖电介质图案覆盖字线的侧壁；以及数据存储元件，其在半导体衬底上，其中，蚀刻停止层的底表面的水平高度与数据存储元件的顶表面的水平高度相同。
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公开(公告)号：CN118434158A
公开(公告)日：2024-08-02
申请号：CN202410133615.5
申请日：2024-01-31
Applicant: 三星电子株式会社
IPC: H10B80/00 , H10B12/00 , H10B61/00 , H10B63/10 , H10B63/00 , H01L23/48 , H01L23/535 , H01L21/768 , H01L21/50 , H01L21/60
Abstract: 公开了半导体器件及其制造方法。半导体器件包括：下接合结构，包括下衬底、在下衬底上的下电介质结构以及在下衬底和下电介质结构之间的晶体管；上接合结构，包括在下电介质结构上的上电介质结构，在上电介质结构上的上衬底以及在上衬底和上电介质结构之间的存储单元结构；在上接合结构上的连接结构；以及第一贯穿通路，将晶体管电连接到存储单元结构。晶体管与存储单元结构重叠。第一贯穿通路穿透上衬底和上电介质结构。
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Patent Agency Ranking
公开(公告)号：CN118434129A
公开(公告)日：2024-08-02
申请号：CN202311511610.3
申请日：2023-11-13
Applicant: 三星电子株式会社
IPC: H10B12/00 , H10B61/00 , H10B63/00 , H10B63/10 , H01L23/498 , H01L23/528
Abstract: 公开了半导体器件及其制造方法。该半导体器件包括下基板、在下基板上的下电介质结构、在下基板和下电介质结构之间的存储单元结构、在下电介质结构中的下接合焊盘、在下电介质结构上的上电介质结构、在上电介质结构上的上基板、在上基板和上电介质结构之间的晶体管和在上电介质结构中的上接合焊盘。下接合焊盘的顶表面与上接合焊盘的底表面接触。下接合焊盘和上接合焊盘与存储单元结构重叠。
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公开(公告)号：CN118368891A
公开(公告)日：2024-07-19
申请号：CN202410061571.X
申请日：2024-01-15
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：在衬底上的器件隔离部，用于限定第一至第四有源区，器件隔离部插置在第一和第二有源区与第三和第四有源区之间；第一和第二字线，与第一和第二有源区交叉并且彼此相邻；第一杂质区，在第一有源区中在第一和第二字线之间；第二杂质区，在第一有源区中在第一字线的一侧并与第一杂质区间隔开；接触第一杂质区的第一导电焊盘；接触第二杂质区的第二导电焊盘；在第一导电焊盘上的位线；在第二导电焊盘上的存储节点接触结构；以及在存储节点接触结构上的落着焊盘。
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公开(公告)号：CN118076100A
公开(公告)日：2024-05-24
申请号：CN202311529661.9
申请日：2023-11-16
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件。该半导体器件包括：下结构，包括位线；单元半导体主体，在下结构上与位线竖直地重叠；外围半导体主体，在下结构上，包括设置在与单元半导体主体的至少一部分相同水平上的部分；以及外围栅极，在外围半导体主体上，其中，外围半导体主体包括具有第一宽度的下区域、以及在下区域上具有大于第一宽度的第二宽度的上区域。
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公开(公告)号：CN117956790A
公开(公告)日：2024-04-30
申请号：CN202311391879.2
申请日：2023-10-25
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件可以包括：衬底，包括单元阵列区和连接区；位线，提供在衬底上并在第一方向上延伸；第一有源图案和第二有源图案，在每条位线上沿第一方向交替地布置；背栅电极，设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线和第二字线，分别与第一有源图案和第二有源图案相邻设置并在第二方向上延伸；以及屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分和共同连接到线部分的板部分。屏蔽导电图案的线部分在第一方向上的长度可以比位线在第一方向上的长度短。
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公开(公告)号：CN117715415A
公开(公告)日：2024-03-15
申请号：CN202311175189.3
申请日：2023-09-12
Applicant: 三星电子株式会社
Inventor： 李基硕
IPC: H10B12/00
Abstract: 一种半导体器件，包括：具有至少一个有源区的衬底，所述至少一个有源区由隔离层限定；在衬底内沿第一水平方向延伸的至少一条字线，所述至少一条字线与至少一个有源区交叉；在与第一水平方向正交的第二水平方向上延伸的至少一条位线，所述至少一条位线处于比所述至少一条字线高的垂直水平；以及将所述至少一条位线电连接到所述至少一个有源区的至少一个直接接触，所述至少一个直接接触在第三水平方向上具有最大宽度，第三水平方向以锐角与第一水平方向和第二水平方向中的每个相交。
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