公开(公告)号：KR100689667B1

公开(公告)日：2007-03-08

申请号：KR1020000030301

申请日：2000-06-02

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  김동현

IPC: H01L21/8239

Abstract: 본 발명은 반도체 메모리소자의 제조방법을 개시한다. 이에 의하면, 유전상수가 높은 유전막 상에 접착층인 TiN막과 다결정실리콘막을 순차적으로 적층하고, 상부전극과 부하저항의 패턴을 위한 식각마스크를 이용하여 건식식각공정에 의해 다결정실리콘막을 커패시터의 상부전극 및 부하저항의 패턴으로 형성하고, 상기 식각마스크를 그대로 남겨 두거나 제거한 후 습식식각공정에 의해 커패시터의 상부전극으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고 아울러 부하저항으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고, 계속하여 시간적인 지체없이 습식식각공정에 의해 상부전극과 부하저항용 TiN막의 패턴을 다결정실리콘막의 패턴 보다 작은 사이즈로 형성한다.
따라서, 본 발명은 다결정실리콘막의 패턴보다 그 아래의 TiN막의 패턴을 작게 형성함으로써 부하저항의 감소를 억제하고 나아가 제품의 신뢰성을 향상할 수 있다.

公开(公告)号：KR1020040003319A

公开(公告)日：2004-01-13

申请号：KR1020020037985

申请日：2002-07-02

Applicant: 삼성전자주식회사

Inventor： 박원모

IPC: H01L21/3205

Abstract: PURPOSE: A semiconductor device having a metal line is provided to be capable of preventing the short phenomenon between upper metal lines by improving the structure of the metal line. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(200) and a lower structure formed at the upper portion of the semiconductor substrate. At this time, the lower structure is completed by sequentially forming a plurality of storage nodes(202), a plate(203), and the first insulating layer(205) The semiconductor device further includes a lower metal line made of the first to fourth metal line(211,211-1,211-2,211-3), and an insulating layer structure made of the second to fourth insulating layer(215,217,219), formed at the upper portion of the lower metal line, and an upper metal line formed at the upper portion of the fourth insulating layer. At this time, the widths of the first and second metal line of the lower metal line, are decreased. At the time, the groove of the fourth insulating layer is removed by reducing the aspect ratio of the first and second interval formed between the first to third metal line.

Abstract translation: 目的：提供一种具有金属线的半导体器件，通过改善金属线的结构，能够防止上部金属线之间的短路现象。 构成：半导体器件设置有形成在半导体衬底的上部的半导体衬底（200）和下部结构。 此时，通过依次形成多个存储节点（202），板（203）和第一绝缘层（205）来完成下部结构。半导体器件还包括由第一至第四 金属线（211,211-1,211-2,211-3），以及形成在下金属线的上部的由第二至第四绝缘层（215,217,219）制成的绝缘层结构，以及形成在上部的上部金属线 的第四绝缘层。 此时，下金属线的第一和第二金属线的宽度减小。 此时，通过减小形成在第一至第三金属线之间的第一和第二间隔的纵横比来去除第四绝缘层的凹槽。

公开(公告)号：KR1020040000007A

公开(公告)日：2004-01-03

申请号：KR1020020034374

申请日：2002-06-19

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  이윤재 ,  한명희 ,  권준모

IPC: H01L27/108

Abstract: PURPOSE: A semiconductor device having a cylindrical type capacitor and a method for manufacturing the same are provided to be capable of preventing the fall-down phenomenon of a storage node by increasing the contact surface between the storage node and an insulating layer at the inner portion of a BC(Buried Contact) hole. CONSTITUTION: A semiconductor device having a cylindrical type capacitor is provided with a semiconductor substrate(101), the first poly layer pattern(103) formed at the upper portion of the semiconductor substrate, an insulating layer(102), a BC hole(105) formed at the upper portion of the first poly layer pattern, the second poly layer(106), a sputter layer(107), and a storage node(113-1) formed at the upper portion of the resultant structure. At this time, the lower portion(112) of the storage node is formed at the inner portion of the BC hole.

Abstract translation: 目的：提供一种具有圆柱型电容器的半导体器件及其制造方法，其能够通过增加存储节点与内部的绝缘层之间的接触面来防止存储节点的下降现象 的BC（埋地接触）孔。 构成：具有圆筒型电容器的半导体装置设置有半导体基板（101），形成在半导体基板的上部的第一多晶层图案（103），绝缘层（102），BC孔（105） ）形成在第一多层图案的上部，第二多层（106），溅射层（107）和形成在所得结构的上部的存储节点（113-1）。 此时，存储节点的下部（112）形成在BC孔的内部。

公开(公告)号：KR100273706B1

公开(公告)日：2000-12-15

申请号：KR1019980027799

申请日：1998-07-10

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  김석태 ,  홍석우 ,  최진기

IPC: H01L21/8242

Abstract: 비트라인 콘택홀없이 비트라인과 패드 전극층을 직접 접촉시킬 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성한다. 상기 활성 영역의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 역역으로 이루어진 트랜지스터를 형성한다. 결과물의 상부에 절연막을 증착하고 이를 이방성 식각하여 소오스 및 드레인 영역을 노출시킨다. 결과물의 상부에 제1 도전층을 증착하고 이를 식각하여 노출된 드레인 영역에 접촉되는 제1 패드 전극층과 노출된 소오스 영역에 접촉되는 제2 패드 전극층을 형성한다. 결과물의 상부에 제1 층간 절연막을 형성하고 이를 식각하여 제1 및 제2 패드 전극층의 일부 표면을 노출시킨다. 결과물의 상부에 제2 도전층을 증착하고 이를 식각하여 노출된 제1 패드 전극층에 직접 접촉되는 비트라인을 형성한다. 비트라인과 게이트 전극이 쇼트되는 것을 방지할 수 있으며, 제2 패드 전극층을 노출시키는 매몰 콘택홀의 높이를 크게 낮출 수 있다.

公开(公告)号：KR1020000060474A

公开(公告)日：2000-10-16

申请号：KR1019990008793

申请日：1999-03-16

Applicant: 삼성전자주식회사

Inventor： 배기순 ,  박원모 ,  장원희

IPC: H01L27/108

Abstract: PURPOSE: An improved method for fabricating a storage electrode of a semiconductor memory device is provided to prevent damage to a conductive layer for the storage electrode and underlying layers together with using a typical wet etch process. CONSTITUTION: An interlayer dielectric(30) is formed on a semiconductor substrate having an access transistor, and a vertical hole is formed in the interlayer dielectric(30) to reach the access transistor. After a polysilicon pattern(32) is formed on the interlayer dielectric(30) and in the vertical hole, a tungsten pattern(34) is formed on the polysilicon pattern(32) to have a width smaller than that of the polysilicon pattern(32). A sidewall spacer(36) is next formed around the tungsten pattern(34), and the polysilicon pattern(32) is etched by using both the sidewall spacer(36) and the tungsten pattern(34) as an etch mask. The tungsten pattern(34) is then removed, and the centrally exposed polysilicon pattern(32) is etched to a predetermined depth. Finally, the sidewall spacer(36) is removed.

Abstract translation: 目的：提供一种用于制造半导体存储器件的存储电极的改进方法，以防止对于存储电极和下层的导电层的损坏以及使用典型的湿蚀刻工艺。 构成：在具有存取晶体管的半导体衬底上形成层间电介质（30），并且在层间电介质（30）中形成垂直孔以到达存取晶体管。 在层间电介质（30）和垂直孔中形成多晶硅图案（32）之后，在多晶硅图案（32）上形成宽度小于多晶硅图案（32）的宽度的钨图案 ）。 随后在钨图案（34）周围形成侧壁间隔物（36），并且通过使用侧壁间隔物（36）和钨图案（34）作为蚀刻掩模来蚀刻多晶硅图案（32）。 然后去除钨图案（34），并将中心曝光的多晶硅图案（32）蚀刻到预定深度。 最后，去除侧壁间隔物（36）。

公开(公告)号：KR1019950030235A

公开(公告)日：1995-11-24

申请号：KR1019940007532

申请日：1994-04-11

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  이승구

IPC: H01L21/28

Abstract: 도전 콘택(contact)을 위한 콘택홀(contact hole) 형성방법에 관하여 개시한다. 본 발명은 반도체 기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막상에 제1피복층을 형성하는 공정과, 상기 제1피복층의 일정 부분을 노출시키는 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴의 측벽에 스페이서 구조의 제2절연막 스페이서를 형성하는 공정과, 상기 제2절연막 스페이서를 마스크로 하여 상기 제1피복층을 식각하는 공정과, 상기 포토레지스트 패턴 및 상기 제2절연막 스페이서를 제거하는 공정과, 상기 식각된 제1피복층을 마스트로 하여 상기 제1절연막을 식각하여 콘택홀을 형성하는 공정을 포함한다. 본 발명에 의하면, 식각된 제1피복층르 마스크로 하여 콘택홀을 형성하므로, 콘택의 상부와 하부의 임계크기를 동일하게 조절할 수 있다. 이로 인해 스토리지 전극의 상부를 종래기술에 비해 작게 조절하여 다양한 구조의 커패시터 형성을 용이하게 하고 비트라인 전극 콘택일 경우 비트라인 전극 콘택과 비트라인과의 오버랩 마진을 증가시켜 마진있는 레이아우트가 가능하다. 또한 콘택홀 형성후 피복층을 제거하므로 불필요한 막질로 인한 단차증가를 피할 수 있으며, 피복층을 완전히 제거하므로 콘택홀 형성후에 실시하는 세정공정으로 인한 콘택홀 내의 잔여물질이 남지 않아 비트 페일의 유발 가능성을 줄일 수 있다.

公开(公告)号：KR1019950015770A

公开(公告)日：1995-06-17

申请号：KR1019930025136

申请日：1993-11-24

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  이종진

IPC: H01L27/108

Abstract: 신규한 반도체장치의 커패시터 제조방법이 개시되어 있다, 반도체기판 상에 제1 도전층을 형성하고, 상기 제1 도전층을 패터닝하여 제1패턴을 형성한 후, 결과물 전면에 제2 도전층 및 제1물질층을 차례로 형성한다, 상기 제1 물질층을 이방성식각하여 상기 제2 도전층의 측벽에 스페이서를 형성한 다음, 상기 스페이서를 마스크로 하여 상기 제2도전층 및 제1패턴을 일부 식각함으로써 제2패턴을 형성하고 결과물 전면에 제3도전층을 형성한다, 결과물 전면에 상기 제3도전층을 식각대상물로 한 이방성식각을 행하여 원통형 스토리지 전극을 형성한 다음, 상기 스페이서를 제거한다, 공정단순화를 도모하여 커패시턴스를 용이하게 증가시킬 수 있다.

公开(公告)号：KR1019940010500B1

公开(公告)日：1994-10-24

申请号：KR1019920001026

申请日：1992-01-24

Applicant: 삼성전자주식회사

Inventor： 서영우 ,  신중현 ,  박원모 ,  안지홍

IPC: H01L21/31

Abstract: When the contact holes (25) are formed in silicon substrates (15), the profile of the oxides deposited on the exposed tungsten silicides is poor generally. To improve the profile of these oxides (29), the nitrides (27) are deposited on the exposed tungsten silicides before the high-temperature oxides are grown, as shown in the figure. As the result, as well as the improved profile, the electrical short among the insulation layers can be restricted because the nitrides have better insulation property.

Abstract translation: 当接触孔（25）形成在硅衬底（15）中时，沉积在暴露的硅化钨上的氧化物的轮廓通常较差。 为了改善这些氧化物（29）的轮廓，在高温氧化物生长之前，氮化物（27）沉积在暴露的硅化钨上，如图所示。 结果，除了改进的外形之外，由于氮化物具有更好的绝缘性，所以可以限制绝缘层中的电短路。

公开(公告)号：KR1019940012622A

公开(公告)日：1994-06-24

申请号：KR1019920020972

申请日：1992-11-10

Applicant: 삼성전자주식회사

Inventor： 박영훈 ,  박원모 ,  안지홍

IPC: H01L27/108

Abstract: 본 발명은 반도체장치의 제조방법 중 특히 평탄화 방법에 관한 것으로, 단층을 형성하며, 상호간의 위치가 멀리 이격되어있는 소정수의 구조물을 포함하고 소정의 간격으로 제1패턴 형성되어 있는 반도체 기판상에, 상기 제1패턴을 보호하기 위한 제1절연층을 형성하는 공정, 상기 제1절연층의 상부에 제1물질층을 형성하는 공정, 상기 제1패턴 상호간의 위치가 멀리 이격되어 단차가 심하게 형성된 제1물질층의 상부에 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로 하여 상기 제1패턴 상부에 일정두께만을 남기도록 식각하여 상기 제1패턴의 상부가 더 낮은 단차를 형성하도록 하는 공정, 상기 포토레지스터 패턴을 제거하는 공정, 상기 제1패턴 상부의 제1물질층상에 제2패턴을 형성하는 공정, 및 상기 제2패턴 형성 공정후 결 물 전면에 제2물질층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
따라서 본 발명에 따른 평탄화 방법은, 완만한 평탄화를 가능하게 함으로써 후속공정인 금속배선공정을 안정하게 실시할 수 있고, 패턴과 평탄화층을 구성하고 있는 물질이 BPSG와의 반응부담을 최소화함으로써, 특히 반도체 메모리장치의 고집적화 및 대용량화에 매우 유리하다.

公开(公告)号：KR1019930015034A

公开(公告)日：1993-07-23

申请号：KR1019910022798

申请日：1991-12-12

Applicant: 삼성전자주식회사

Inventor： 신중현 ,  박원모 ,  서영우 ,  양수길

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 제조방법에 있어서 자기정합을 이용함과 동시에 비트라인의 하부층을 평탄화하여 접촉구를 형성하는 방법에 관한것으로서, 필드산화막 및 게이트가 형성된 반도체 기판 상면에 자기정합적으로 제1직접접촉구 및 제1매몰 접촉구를 형성한후 상기 기판 상면에 제1다결정실리콘층을 형성하고, 그 다음 상기 기판상면에 절연물을 도포하여 평탄화 한후 상기 제1직접 접촉구 및 제1매몰 접촉구 상부에 제2직접 접촉구 및 제2매몰 접촉구를 형성하고, 그 다음 상기 각각의 제2접촉구를 제2다결정 실리콘으로 충진하여 플러그를 형성한후 상기 절연막을 제거하고 노출된 제1다결정 실리콘층 및 제2다결정 실리콘을 식각하여 서로 절연된 제1다결정 실리콘층 패턴을 형성하는 공정을 구비하여 접촉구의 식각깊이를 감소시키고 접촉구 형 시 공정마진을 최대롤 확보할 뿐 아닐 자기 정합을 이용함과 동시에 비트라인의 하부층을 평탄화하여 접촉구를 형성하는 방법을 제공한다.