公开(公告)号：KR1020000066527A

公开(公告)日：2000-11-15

申请号：KR1019990013715

申请日：1999-04-17

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  최종현

IPC: G11C11/407

CPC classification number: G11C29/46 ,  G01R31/31813 ,  G11C2029/5004

Abstract: PURPOSE: A signal generation circuit of a semiconductor device is provided which can generate a number of test mode selection signals without increasing the number of pins needed to test during test mode and also can generate a number of signals internally without increasing the number of pins during normal mode. CONSTITUTION: A signal generation circuit comprises: n buffers(32,36-1,36-2,..., 36-n) to generate a buffered signal of a first level and a buffered signal of a second level as a first signal and a second signal respectively by buffering the signal of the first level(or the second level or M high voltage level) inputted from n pins; a mode setting signal generation circuit generating a mode setting signal to discriminate the normal mode from the test mode by sensing a high voltage applied from a first pin among n pins; M high voltage detectors(38-1,38-2,..., 38-n) of n-1 groups to generate M high voltage detection signals by sensing M high voltage level signals respectively applied from pins, from the second to the nth respectively; and n-1 scramble circuits(40-1,40-2,..., 40-n) to generate 2+M output signals by the first and the second signals from n-1 buffers connected to the pins, from the second to the nth, and a high voltage detection signal from the M high voltage detection circuits of n-1 groups. Thus, the circuit can overcome the restriction of the increasing of the number of chips according to the reduction of the chip size.

Abstract translation: 目的：提供一种半导体器件的信号发生电路，其可以产生多个测试模式选择信号，而不增加在测试模式期间测试所需的引脚数，并且还可以在内部产生多个信号而不增加引脚数量 正常模式。 构成：信号发生电路包括：n个缓冲器（32,36-1,36-2，...，36-n），用于产生第一电平的缓冲信号和第二电平的缓冲信号作为第一信号 和第二信号，分别通过缓冲从n个引脚输入的第一电平（或第二电平或M高电压电平）的信号; 模式设定信号生成电路，通过感测从n个引脚中的第一引脚施加的高电压，生成模式设定信号，以将所述正常模式与所述测试模式区分开; M组高电压检测器（38-1,38-2，...，38-n），通过检测从第二个到第二个引脚分别施加的M个高电平电平信号，产生M个高电压检测信号 第n个 和n-1个扰频电路（40-1,40-2，...，40-n），通过来自连接到引脚的n-1个缓冲器的第一和第二信号从第二个信号产生2 + M个输出信号 到第n个，以及来自n-1组的M个高电压检测电路的高电压检测信号。 因此，电路可以克服芯片数量的减少的限制。

公开(公告)号：KR100261223B1

公开(公告)日：2000-07-01

申请号：KR1019980015997

申请日：1998-05-04

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  주재훈

IPC: H01L21/82

CPC classification number: H01L23/544 ,  G01R31/2884 ,  G06F11/006 ,  H01L2223/5444 ,  H01L2223/54473 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device having an identification circuit and a method for identifying a function of the same are provided to set up functions of semiconductor devices by using only a few pads of the semiconductor devices. CONSTITUTION: A semiconductor device having an identification circuit and a method for identifying a function of the same comprise the first terminal(111), the second terminal(121), a current control portion(140), and a fusing circuit(151-153). The current control portion(140) is connected directly between the first and the second terminals(111,121). The current control portion(140) comprises a multitude of current control circuit(141-144). The fusing circuit(151-153) activates selectively one or more fusing circuit and identifies a function of a semiconductor device according to a size of current applied to the first terminal(111).

Abstract translation: 目的：提供具有识别电路和识别其功能的方法的半导体器件，以通过仅使用半导体器件的几个焊盘来建立半导体器件的功能。 构成：具有识别电路的识别电路和识别功能的方法的半导体器件包括第一端子（111），第二端子（121），电流控制部分（140）和熔断电路（151-153） ）。 电流控制部分（140）直接连接在第一和第二端子（111,121）之间。 电流控制部分（140）包括多个电流控制电路（141-144）。 定影电路（151-153）选择性地激活一个或多个熔断电路，并根据施加到第一端子（111）的电流大小来识别半导体器件的功能。

公开(公告)号：KR1019990050784A

公开(公告)日：1999-07-05

申请号：KR1019970069967

申请日：1997-12-17

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  강상석 ,  주재훈

IPC: G01R31/26 ,  H01L21/66

Abstract: 본 발명은 쇼트 불량 검사를 위한 반도체 장치의 입력단 회로에 관한 것으로서, 도전성을 갖는 다수개의 핀들과, 상기 핀들에 각각 연결된 다수개의 내부 회로들과, 상기 핀들과 상기 내부 회로들을 각각 연결하는 다수개의 라인들, 및 상기 라인들과 접지단 사이에 각각 연결된 다수개의 역방향 다이오드들을 구비하고, 상기 역방향 다이오드들 중 인접한 핀들에 연결된 역방향 다이오드들은 그 도통 전압이 서로 다르게 됨으로써 반도체 장치의 테스트 타임이 감소된다.

公开(公告)号：KR1019990043663A

公开(公告)日：1999-06-15

申请号：KR1019970064704

申请日：1997-11-29

Applicant: 삼성전자주식회사

Inventor： 박철홍 ,  김광영 ,  주재훈 ,  조영옥

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이와, 상기 메모리 셀 어레이로부터 4개의 데이터 신호를 입력하고 다수개의 출력을 갖는 병렬 비트 테스트 회로, 및 외부로부터 입력되는 신호에 응답하여 상기 병렬 비트 테스트 제어 회로를 제어하여 상기 데이터 신호를 다수의 경우로 조합하여 테스트하는 병렬 비트 제어 회로를 구비함으로써 메모리 셀 어레이 내의 불량 메모리 셀들은 모두 체크될 수가 있다.

公开(公告)号：KR1019990027837A

公开(公告)日：1999-04-15

申请号：KR1019970050367

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 이승국 ,  박철홍 ,  강상석

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에서의 등화 제어신호 발생회로를 개시한다. 기입/독출 동작시에는 비활성 레벨의 등화 제어신호에 응답하여 턴오프되며, 프리차지 동작시에는 활성 레벨의 등화 제어신호에 응답하여 메모리 블럭의 비트 라인과 상보 비트 라인을 동일 전위로 프리차지시키는 등화 회로를 구비한 반도체 메모리 장치에서, 등화 제어신호를 발생하는 본 발명에 의한 등화 제어신호 발생회로는, 기본 등화 제어부, 제어신호 발생부 및 승압 전위 공급부로 구성된다. 기본 등화 제어부는 기입/독출 동작시에 메모리 블럭을 선택하는 블럭 선택 정보신호에 응답하여 기준 전위를 비활성 레벨의 등화 제어신호로서 출력하고, 프리차지 동작시에 제어신호에 응답하여 내부 전원 전위의 출력을 차단한다. 제어신호 발생부는 블럭 선택 정보신호의 펄스 검출후에 발생되는 검출 신호에 응답하여 제어신호를 출력한다. 승압 전위 공급부는 제어신호에 응답하여 내부 승압 전위를 활성 상태의 등화 제어신호로서 공급한다.