公开(公告)号：KR102235610B1

公开(公告)日：2021-04-05

申请号：KR1020140042023A

申请日：2014-04-08

Applicant: 삼성전자주식회사 ,  에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘.

Inventor： 김현우 ,  테츠오 오카야스 ,  샤오웨이 왕 ,  박철홍 ,  게오르그 파울로스키 ,  유스케 하마

IPC: G03F7/11 ,  G03F7/00

Abstract: 익스트림 UV 광을 이용하는 패턴 형성 방법에 있어서, 러프니스와 패턴 형상의 측면에 있어서 우수한 패턴을 생성할 수 있는 상부 코팅층 형성용 조성물이 제공되고, 또한 이를 채용한 패턴 형성 방법이 제공된다. 친수성기를 갖는 그래핀 유도체와 용매를 포함하는 상부 코팅층 형성용 조성물; 및 레지스트 표면 위에 상기 조성물을 도포한 후, 이를 노광 및 현상 함으로써 패턴을 형성하는 방법이 제공된다. 상기 조성물은 폴리머를 더 포함할 수 있다.

公开(公告)号：KR102227127B1

公开(公告)日：2021-03-12

申请号：KR1020140016158A

申请日：2014-02-12

Applicant: 삼성전자주식회사

Inventor： 이현종 ,  박철홍 ,  최루리 ,  허덕형

IPC: G06F30/00

CPC classification number: G03F1/36 ,  G03F1/70 ,  G06F30/398 ,  H01L21/027

Abstract: 리소그래피 시뮬레이션을 이용한 디자인룰 생성 장치 및 방법이 제공된다. 상기 디자인룰 생성 방법은 테스트 패턴을 입력받고, 상기 테스트 패턴에 대응되고, 리소그래피 모델 및 마스크 생성 방법과 관련되어 기설정된 다수의 워크 플로우(work flow)를 제공하고, 상기 다수의 하나의 워크 플로우 중 선택된 워크 플로우를 따라 상기 테스트 패턴에 대한 시뮬레이션(simulation)을 수행하는 것을 포함한다.

公开(公告)号：KR102233211B1

公开(公告)日：2021-03-29

申请号：KR1020130121012A

申请日：2013-10-11

Applicant: 삼성전자주식회사

Inventor： 라힐 아즈마트 ,  르윅 센구프타 ,  박철홍 ,  천관영

IPC: H01L21/3205 ,  H01L21/28

CPC classification number: H01L27/11807 ,  H01L23/535 ,  H01L23/5384 ,  H01L29/0649 ,  H03K19/1736 ,  H01L27/0207 ,  H01L2924/0002

Abstract: 반도체 소자가 제공된다. 복수의 로직 셀들이 제공되는 기판 및 상기 복수의 로직 셀들 내의 트랜지스터들이 제공된다. 상기 트랜지스터들의 단자들에 접속되는 콘택들, 상기 콘택들의 상면과 접하는 제 1 비아들; 및 상기 제 1 비아들의 상면과 접하는 제 1 배선들이 제공된다. 상기 제 1 배선들은 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 제 1 배선들 전부는 일 방향으로 긴 직선(straight line) 형상을 갖는다.

公开(公告)号：KR102227127B1

公开(公告)日：2021-03-12

申请号：KR1020140016158

申请日：2014-02-12

Applicant: 삼성전자주식회사

Inventor： 이현종 ,  박철홍 ,  최루리 ,  허덕형

IPC: G06F30/00

Abstract: 리소그래피시뮬레이션을이용한디자인룰생성장치및 방법이제공된다. 상기디자인룰생성방법은테스트패턴을입력받고, 상기테스트패턴에대응되고, 리소그래피모델및 마스크생성방법과관련되어기설정된다수의워크플로우(work flow)를제공하고, 상기다수의하나의워크플로우중 선택된워크플로우를따라상기테스트패턴에대한시뮬레이션(simulation)을수행하는것을포함한다.

公开(公告)号：KR101923120B1

公开(公告)日：2018-11-28

申请号：KR1020120028575

申请日：2012-03-21

Applicant: 삼성전자주식회사

Inventor： 김호준 ,  이해왕 ,  박철홍 ,  손동균 ,  윤종식

IPC: H01L21/28

CPC classification number: H01L23/5384 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/7827 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 인접하는패턴을연결하는각각의컨택사이에형성되는스페이서를사용하여, 스케일러빌러티(scalability)를향상시키는반도체소자를제공하는것이다. 기판상에형성되는층간절연막패턴, 상기층간절연막패턴내에형성되고, 제1 방향으로제1 길이를갖는제1 배선, 상기층간절연막패턴내에상기제1 배선과이격되어형성되고, 상기제1 방향으로상기제1 길이과다른제2 길이를갖는제2 배선, 상기제1 배선및상기제2 배선과접하도록형성되어, 상기제1 배선과상기제2 배선을전기적으로분리시키는스페이서를포함한다.

公开(公告)号：KR1020170047582A

公开(公告)日：2017-05-08

申请号：KR1020150147869

申请日：2015-10-23

Applicant: 삼성전자주식회사

Inventor： 라힐 ,  르윅 ,  김수현 ,  박철홍 ,  임재형

IPC: H01L27/02 ,  H01L29/423

CPC classification number: H01L23/5286 ,  H01L21/28518 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823871 ,  H01L21/823878 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/7848

Abstract: 로직반도체소자는수평방향으로연장하며수직방향으로서로이격된복수의액티브패턴들, 액티브패턴들을한정하는소자분리막, 액티브패턴들및 소자분리막상부에서수직방향으로연장하며수평방향으로서로이격된복수의게이트패턴들, 게이트패턴들의상부에서수평방향으로연장하는복수의하층배선들, 하층배선들의상부에서수직방향으로연장하는상층배선들, 및상층배선의저면으로부터하층배선의저면아래까지연장되며상층배선들중 적어도하나의상층배선과상기게이트패턴들중 적어도하나의게이트패턴을연결시키는관통콘택을포함한다.

Abstract translation: 在水平方向上延伸并且在多个在垂直方向上彼此间隔开的延伸逻辑半导体器件中，在器件隔离膜，有源图案和所述器件隔离膜顶部限定在垂直方向上的有源图案，以及多个在水平方向上彼此间隔开的所述有源图案 栅极图案，多个从所述栅极图案的顶部的水平方向延伸的下层布线的，并从上层布线线路延伸，并且在垂直方向上从上述下层布线的顶部延伸到下层布线上布线的底表面的底部上布线的底面 以及至少一个栅极图案的至少一个栅极图案。

公开(公告)号：KR1020170023358A

公开(公告)日：2017-03-03

申请号：KR1020150118190

申请日：2015-08-21

Applicant: 삼성전자주식회사

Inventor： 아즈마트,라힐 ,  디팍,샤르마 ,  김수현 ,  박철홍

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L27/0924 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/11807 ,  H01L29/0649 ,  H01L29/775 ,  H01L2027/11859

Abstract: 본발명은반도체소자에관한것으로, 제1 로직셀과, 상기제1 로직셀을사이에두고제1 방향으로이격되는제2 및제3 로직셀들을포함하는기판, 상기제1 내지제3 로직셀들각각의기판으로부터돌출되는활성패턴들및 상기활성패턴들을가로지르는게이트구조체들을포함하고, 상기활성패턴들은상기제1 방향을따라배치되고, 상기제1 방향과교차하는제2 방향으로연장되되, 상기제1 방향으로서로가장인접한상기제1 로직셀의활성패턴과상기제2 로직셀의활성패턴사이의제1 이격거리는, 상기제1 방향으로서로가장인접한상기제1 로직셀의활성패턴과상기제3 로직셀의활성패턴사이의제2 이격거리와다른반도체소자가제공된다.

Abstract translation: 提供了一种半导体器件，其包括具有第一，第二和第三逻辑单元的衬底，在第一至第三逻辑单元中的每一个中提供的从衬底突出的活性图案以及与活性图案交叉的栅极结构。 第二和第三逻辑单元在第一方向彼此间隔开，第一逻辑单元插入其间。 有源图案沿第一方向布置并且沿与第一方向交叉的第二方向延伸。 当在第一方向上测量时，分别在第一和第二逻辑单元中的最接近的活动图案对之间的距离分别与第一和第三逻辑单元中最近的一对活动图案之间的距离不同 。

公开(公告)号：KR1020150072796A

公开(公告)日：2015-06-30

申请号：KR1020130160347

申请日：2013-12-20

Applicant: 삼성전자주식회사

Inventor： 아즈마트,라힐 ,  센구프타,르윅 ,  박철홍 ,  천관영

IPC: H01L21/8238

CPC classification number: H01L27/092 ,  H01L21/823828 ,  H01L21/823871 ,  H01L27/0207

Abstract: PMOSFET 영역과 NMOSFET 영역을포함하는기판이제공된다. 상기 PMOSFET 영역상에제 1 게이트전극및 제 2 게이트전극이제공되고, 상기 NMOSFET 영역상에제 3 게이트전극및 제 4 게이트전극이제공된다. 상기제 2 게이트전극과상기제 3 게이트전극을연결하는연결콘택이제공되고, 상기연결콘택상에제공되고, 상기연결콘택과교차하여상기제 1 게이트전극과상기제 4 게이트전극을연결하는연결배선이제공된다.

Abstract translation: 提供了包括PMOSFET区域和NMOSFET区域的衬底。 第一栅极电极和第二栅电极设置在PMOSFET区域上，并且在NMOSFET区域上设置第三栅电极和第四栅电极。 提供了连接第二栅电极和第三栅电极的连接触点，并且提供了通过穿过连接触点而连接第一栅电极和第四栅电极的连接线。

公开(公告)号：KR1020130106917A

公开(公告)日：2013-10-01

申请号：KR1020120028575

申请日：2012-03-21

Applicant: 삼성전자주식회사

Inventor： 김호준 ,  이해왕 ,  박철홍 ,  손동균 ,  윤종식

IPC: H01L21/28

CPC classification number: H01L23/5384 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76834 ,  H01L21/76885 ,  H01L21/76897 ,  H01L21/823437 ,  H01L21/823475 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L29/7827 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the scalability by using a spacer formed between contacts. CONSTITUTION: An interlayer insulating film pattern (100) is formed on a substrate. A first wiring (200) is formed within the interlayer insulating film pattern and has a first length in a first direction. A second wiring (400) is formed within the interlayer insulating film pattern to be spaced apart from the first wiring and has a second length in the first direction. A spacer (300) is in contact with the first and second wirings. The spacer electrically separates the first wiring and the second wiring.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过使用在触点之间形成的间隔来提高可伸缩性。 构成：在基板上形成层间绝缘膜图案（100）。 第一布线（200）形成在层间绝缘膜图案内，并且在第一方向上具有第一长度。 第二布线（400）形成在层间绝缘膜图案内以与第一布线间隔开，并且在第一方向上具有第二长度。 间隔件（300）与第一和第二布线接触。 间隔件电分离第一布线和第二布线。

公开(公告)号：KR100532369B1

公开(公告)日：2006-01-27

申请号：KR1019970019549

申请日：1997-05-20

Applicant: 삼성전자주식회사

Inventor： 강복문 ,  이준희 ,  박철홍

IPC: G11C8/00

Abstract: 멀티 뱅크 제어 장치 및 멀티 뱅크 제어 장치를 구비한 메모리 모듈이 개시된다. 이 멀티 뱅크 제어 장치를 구비한 메모리 모듈은, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호 및 상위 어드레스를 입력으로 하는 메모리 모듈에 있어서, 복수 개의 메모리 뱅크들로 이루어진 상위 뱅크들, 복수 개의 메모리 뱅크들로 이루어진 하위 뱅크들, 및 로우 어드레스 스트로브 신호, 상위 어드레스 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 상위 뱅크들 또는 하위 뱅크들을 활성화시키는 멀티 뱅크 제어 장치를 구비한다.