公开(公告)号：KR1019980077848A

公开(公告)日：1998-11-16

申请号：KR1019970015117

申请日：1997-04-23

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/085

Abstract: 폴리 사이드 듀얼 게이트 구조의 씨모오스 트랜지스터를 동일 기판상에 제조하는 방법이 개시된다. 그 방법은 제1,2도전형 불순물로써 각기 소오스, 드레인 접합을 형성하기 전에, 폴리사이드층내의 상부에 위치하는 실리사이드 층의 그레인 사이즈를 성장시킨 후, 상기 제1,2도전형 불순물을 각기 순차로 주입하여 각각의 소오스, 드레인 접합을 형성시킴과 동시에 상기 실리사이드 층의 하부에 위치된 폴리실리콘 층도 대응되는 불순물로 도핑시킴을 특징으로 한다.

公开(公告)号：KR1019980076746A

公开(公告)日：1998-11-16

申请号：KR1019970013592

申请日：1997-04-14

Applicant: 삼성전자주식회사

Inventor： 조명관 ,  최정혁

IPC: H01L27/10

Abstract: 드레인 누설전류를 개선하기 위해, 전기적으로 프로그램 가능한 불휘발성 기억 소자의 구조는, 제1도전형의 실리콘 기판에 제1절연막, 플로팅 게이트, 제2절연막, 콘트롤 게이트가 차례로 적층된 게이트부와; 상기 게이트부가 존재하지 않는 상기 기판상에 형성된 산화막과; 상기 산화막의 하부에 형성되며 상기 게이트부의 제1절연막 하부에 형성되는 채널영역의 양단에 중첩영역을 가지지 않고서 형성되는 셀의 소스 또는 드레인 영역으로서의 도핑층을 가짐을 특징으로 한다.

公开(公告)号：KR1019980022229A

公开(公告)日：1998-07-06

申请号：KR1019960041323

申请日：1996-09-20

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: G11C16/06

Abstract: 본 발명은 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지하는 플래시 메모리 장치의 구동방법에 관한 것으로, 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비� ��라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이� �한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상� �� 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행된다. 이와같은 방법에 의해서, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있다.

公开(公告)号：KR100144959B1

公开(公告)日：1998-07-01

申请号：KR1019940010776

申请日：1994-05-17

Applicant: 삼성전자주식회사

Inventor： 김동준 ,  최정혁

IPC: H01L27/092

Abstract: CMOS구조의 특성을 개선하는 방법이 기재되어 있다. 반도체기판의 제1 및 제2영역에 형성된 제1웰 및 제2웰, 상기 웰들에 각각 형성된 제1트랜지스터 및 제2트랜지스터, 상기 제1 및 제2영역을 제외한 제3영역에 형성된 제3트랜지스터, 상기 제1 내지 제3영역 중 적어도 한 영역의 디플리션 영역 근방에 형성된 제1불순물층, 및 상기 제1불순물층이 형성되지 않은 영역에, 상기 제1불순물층보다 반도체기판의 표면에서 더 깊게 형성된 제2불순물층을 포함하는 것을 특징으로 한다. CMOS구조에 있어서, 웰 및 기판 상에 형성되는 트랜지스터가 요구하는 특성을, 별도의 마스크 공정을 행하지 않고도 선택적으로 만족시킬 수 있다.

公开(公告)号：KR100138234B1

公开(公告)日：1998-04-28

申请号：KR1019940003376

申请日：1994-02-24

Applicant: 삼성전자주식회사

Inventor： 김장래 ,  최정혁

IPC: H01L29/74

CPC classification number: H01L21/76216 ,  H01L21/823412 ,  H01L27/088 ,  H01L29/0615 ,  H01L29/1033

Abstract: 본 발명은 고전압 모오스 트랜지스터의 구조에 관한 것으로, 황복전압의 저하를 방지하고 소자간 분리특성을 개선하기 위하여, 채널 스톱층을 형성하기 위한 필드 이온주입 시 액티브 영역을 마스킹하는 패턴이, 트랜지스터의 채널 길이방향으로는 액티브 영역보다 미리 설정된 길이만큼 좁게, 트랜지스터의 채널 폭 방향으로는 액티브 영역보다 미리 설정된 길이만큼 넓게 레이아웃하여, 필드 이온주입 시 소자분리영역의 전체에 이루어지도록 하여 트랜지스터와의 소자분리를 강화시킬 수 있을 뿐만 아니라, 게이트 인듀스드 항복이 일어나는 영역은 액티브 영역보다 넓게 마스킹되므로 필드 이온주입영역과 드레인액티브와의 상호작용을 방지하여 게이트 인듀스드 항복에 의한 고전압 트랜지스터의 항복전압저하가 방지되며, 문턱전압조정을 위한 이온주입 시, 드레인액티브로 동작하는 확산 영역과 필드 산화막의 경계면이 게이트 전극과 인접하는 영역에는 이온주입이 차단되도록 제조된 모오스 트랜지스터의 구조를 제공한다.

公开(公告)号：KR1019970063755A

公开(公告)日：1997-09-12

申请号：KR1019960004697

申请日：1996-02-26

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: H01L27/115

Abstract: 공유된 비트라인 셀에서의 리드(read) 전류를 개선시킬 수 있는 플래쉬 메모리 셀 및 그 동작방법이 개시된다. 본 발명은 공핍형 스트링 선택트랜지스터의 게이트 산화막의 두께를 증가형 스트링 선택트랜지스터의 게이트 산화막의 두께보다 감소시킴으로써, 종래 공유된 비트라인 셀에서의 문제점인 공정 마스크의 추가와 고집적화에 따른 스트링 선택트랜지스터를 통한 리드 전류의 감소 문제를 해결할 수 있다. 또한, 공유된 비트라인 셀에서 스트링 선택트랜지스터에 인가되는 리드전압을 Vcc와 0V에서 Vcc이상과 0V 이상으로 동작시킴으로써 셀 스트링 전류의 증가를 도모할 수 있다.

公开(公告)号：KR1019970030794A

公开(公告)日：1997-06-26

申请号：KR1019950042637

申请日：1995-11-21

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  김동준

IPC: H01L27/092

Abstract: 씨모스 트랜지스터 및 그 제조방법에 대해 기재되어 있다.
이는, 제1 도전형의 기판상에 게이트절연막을 개재하여 형성된 제1 게이트전극, 제1 게이트전극 하부의 제1 채널영역, 제1 게이트전극 양쪽의 반도체기판에, 제1 채널영역을 사이에 두고 형성된 제2 도전형의 제1 불순물영역을 구비하는 제1 트랜지스터와, 제2 도전형의 기판상에 게이트절연막을 개재하여 형성된 제2 게이트전극, 제2 게이트 전극 하부에 형성된 제2 채널영역, 제2 게이트전극 양 쪽의 반도체기판에 형성된 제1 도전형의 제2 불순물영역, 제2 불순물영역과 제2 채널영역 사이에, 제2 게이트전극과 오버랩되어 형성되며, 상기 제2 불순물영역보다 낮은 농도의 제3 불순물영역을 구비하는 제2 트랜지스터를 포함하며, 제1 및 제2 채널영역 상부 이외의 영역에 형성되며, 채널영역의 상부의 게이트절연막보다 두꺼운 제1 절연막을 포함한다.
따라서, 게이트와 소오스／드레인영역 간의 전계를 감소시킬 수 있으므로, BTBT 전류를 발생을 억제할 수 있다.

公开(公告)号：KR1019960043247A

公开(公告)日：1996-12-23

申请号：KR1019950014332

申请日：1995-05-31

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 불휘발성 반도체 기억 장치 및 그 제조방법에 관하여 개시한다. 본 발명은 활성 여역 및 비활성 영역을 포함하는 반도체기판 및 상기 활성 영역에 형성된 게이트 절연막을 포함하는 불휘발성 반도체 기억 장치에 있어서, 상기 게이트 절연막의일부가 쿠이 효과 질화막에 의해서 성장이 억제된 터널 절연막인 것을 특징으로 한다. 따라서, 본 발명에 의해서 형성된불휘발성 반도체 기억 장치는 상기 터널 절연막의 두께가 충분히 얇아서, 동작 전압을 낮추어 소자의 신뢰성을 향상시킨다.

公开(公告)号：KR100109289B1

公开(公告)日：1996-12-16

申请号：KR1019920014810

申请日：1992-08-18

Applicant: 삼성전자주식회사

Inventor： 조명관 ,  최정혁

IPC: H01L27/115

公开(公告)号：KR1019960010075B1

公开(公告)日：1996-07-25

申请号：KR1019920024807

申请日：1992-12-19

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  김태윤 ,  조명관

IPC: H01L27/115

Abstract: The non-volatile semiconductor memory device has the feature that the device isolation structure is formed in the field region, and comprises: a first field oxide layer (105) which is formed among the neighboring active regions; a second field oxide layer (105') which is formed on the first field oxide layer (105) which is among the neighboring floating gates; a channel region near the surface of the semiconductor substrate below the first field oxide layer (105).

Abstract translation: 非易失性半导体存储器件具有在场区域中形成器件隔离结构的特征，包括：在相邻的有源区域之间形成的第一场氧化物层（105）; 第二场氧化物层（105'），其形成在所述相邻浮动栅极之中的所述第一场氧化物层（105）上; 在所述第一场氧化物层（105）下方的所述半导体衬底的表面附近的沟道区域。