公开(公告)号：KR100843234B1

公开(公告)日：2008-07-03

申请号：KR1020070008610

申请日：2007-01-26

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  안태현 ,  심민영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/94 ,  H01L21/823418 ,  H01L27/0629 ,  H01L27/105 ,  H01L27/0733

Abstract: A semiconductor device and a manufacturing method thereof are provided to maintain capacitance of a capacitor and to reduce leakage current through a dielectric layer. A first region for forming a transistor and a second region for forming a capacitor are defined on a semiconductor substrate(105). A gate electrode(120) is formed on the first region. A first source region(157) and a first drain region(162) are defined on the first region of both sides of the gate electrode. An upper electrode(130) is formed on the second region. A second source region(135b) and a second drain region(140b) are defined on the second region of both sides of the upper electrode. The impurity doping density of the second source region and the second drain region is smaller than the impurity doping density of the first source region and the drain region. The depth of the first source region and the first drain region is larger than the depth of the second source region and the second drain region.

Abstract translation: 提供半导体器件及其制造方法来维持电容器的电容并且减小通过电介质层的泄漏电流。 用于形成晶体管的第一区域和用于形成电容器的第二区域被限定在半导体衬底（105）上。 在第一区域上形成栅电极（120）。 第一源极区域（157）和第一漏极区域（162）被限定在栅电极的两侧的第一区域上。 上部电极（130）形成在第二区域上。 第二源极区域（135b）和第二漏极区域（140b）限定在上部电极的两侧的第二区域上。 第二源极区域和第二漏极区域的杂质掺杂浓度小于第一源极区域和漏极区域的杂质掺杂密度。 第一源极区域和第一漏极区域的深度大于第二源极区域和第二漏极区域的深度。

公开(公告)号：KR1020060110985A

公开(公告)日：2006-10-26

申请号：KR1020050033257

申请日：2005-04-21

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/336

CPC classification number: H01L29/4925 ,  H01L21/266 ,  H01L29/6659 ,  H01L29/66795 ,  H01L29/7851

Abstract: A double gate transistor having at least two gate silicon patterns on an active region formed in a thin body is provided to increase the mobility of charges during a driving process by guaranteeing a stable threshold voltage while using a work function of a gate pattern. An active region(25) protrudes from a semiconductor substrate(10). A gate pattern(68) is disposed on the active region. A gate insulation pattern(51) is formed on a part of the lateral surface and the upper surface of the active region, located under the gate pattern. The gate pattern is composed of sequentially stacked polysilicon patterns(53,55) having different crystal structures. Each of the polysilicon patterns has a different thickness.

Abstract translation: 提供了在形成在薄体中的有源区上具有至少两个栅极硅图案的双栅极晶体管，以通过在使用栅极图案的功函数的同时保证稳定的阈值电压来增加驱动过程中电荷的迁移率。 有源区（25）从半导体衬底（10）突出。 栅极图案（68）设置在有源区域上。 栅极绝缘图案（51）形成在位于栅极图案下方的有源区域的侧表面和上表面的一部分上。 栅极图案由具有不同晶体结构的顺序堆叠的多晶硅图案（53,55）组成。 每个多晶硅图案具有不同的厚度。

公开(公告)号：KR100591750B1

公开(公告)日：2006-06-22

申请号：KR1019990056951

申请日：1999-12-11

Applicant: 삼성전자주식회사

Inventor： 고관협 ,  하대원

IPC: H01L21/8232

Abstract: 여기에 개시되는 발명은 게이트 라인을 이용하여 레지스터(resistor)를 형성함으로써 소정의 저항값 수준의 면저항값을 얻을 수 있고 레지스터의 길이가 늘어나서 많은 면적을 차지하게되는 문제를 피할 수 있는 레지스터 형성에 관한 것이다. 게이트 라인층을 이용하여 레지스터 스택 패턴을 게이트 라인과 동시에 형성하고 후속의 비트라인 콘택 형성시 동시에 레지스터의 저저항층을 노출시킨다. 이후 노출된 저저항층을 제거한다.

Abstract translation: 通过使用栅极线，以获得薄层电阻的和形成在寄存器的预定电阻值等级，以避免的电阻器的长度增加，并占据大面积的问题提供了一个电阻器（电阻器）在此公开的发明 会的。 栅极线层用于同时形成电阻堆叠图案与栅极线，并且同时在随后的位线接触形成中暴露电阻器的低电阻层。 然后去除暴露的低电阻层。

公开(公告)号：KR100468695B1

公开(公告)日：2005-03-16

申请号：KR1019970057259

申请日：1997-10-31

Applicant: 삼성전자주식회사

Inventor： 심재훈 ,  하대원

IPC: H01L27/04

Abstract: PURPOSE: A method for fabricating a high-performance MOS(metal oxide semiconductor) transistor with a channel doping profile for improving a short channel effect is provided to form a peak point of a channel doping profile near the surface of a channel region by performing the first heat treatment process between a well ion implantation process and a channel ion implantation process. CONSTITUTION: A well ion implantation process is performed on a predetermined region of a semiconductor substrate(11). An annealing process is performed on the resultant structure(13). A channel ion implantation process is performed on the surface of a predetermined region of the annealed resultant structure(17). A rapid thermal process is performed on the resultant structure(19). A gate insulation layer is formed on the resultant structure(21).

公开(公告)号：KR100341663B1

公开(公告)日：2002-06-24

申请号：KR1019990041370

申请日：1999-09-27

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/28

CPC classification number: H01L27/1052 ,  H01L21/31116 ,  H01L21/76897 ,  H01L23/485 ,  H01L27/105

Abstract: 본발명은콘택홀의종횡비에따른식각정지현상을이용하여단 한번의사진공정으로셀 어레이영역및 주변회로영역에동시에비트라인콘택홀을형성하는방법에관한것으로서, 두단계의식각공정으로비트라인콘택홀이형성된다. 제 1 식각공정은, 산화막절연막을트랜지스터캡핑및 스페이서질화막에대하여선택적으로식각하여, 주변회로영역의경우트랜지스터일측의불순물영역을노출시키는제 1 비트라인콘택홀및 트랜지스터의캡핑질화막을노출시키는제 2 비트라인콘택홀을형성하고, 셀어레이영역의경우트랜지스터사이에형성된콘택패드를노출시키는제 3 비트라인콘택홀을형성한다. 제 2 식각공정은식각정지현상을이용한식각공정으로단지주변회로영역에서제 2 비트라인콘택홀에의해노출된캡핑질화막만이식각되어그 하부의전극을노출시켜제 2 비트라인콘택홀을완성한다. 이때, 주변회로영역의제 1 비트라인콘택홀및 셀어레이영역의제 3 비트라인콘택홀은그 종횡비가커서식각이일어나지않아(식각정지현상) 노출된불순물영역및 패드가식각되지않는다.

公开(公告)号：KR1020010055687A

公开(公告)日：2001-07-04

申请号：KR1019990056951

申请日：1999-12-11

Applicant: 삼성전자주식회사

Inventor： 고관협 ,  하대원

IPC: H01L21/8232

Abstract: PURPOSE: A method for forming a resistor is provided to simplify the process, exactly control the line width and reduce the length of the resistor by forming the resistor using a gate line layer. CONSTITUTION: A method for forming a resistor simultaneously forms a gate stack pattern(220) and a resistor stack pattern on which a polysilicon pattern, a non-resistor layer pattern and a capping layer pattern are sequentially stacked on a semiconductor substrate. An insulating film is formed on the semiconductor substrate including the gate stack and resistor patterns. The insulating film and the capping layer pattern are etched to form the first contact hole through which the non-resistor layer pattern in the gate stack pattern is exposed and the second contact hole through which the non-resistor layer pattern in the resistor stack pattern is exposed, respectively. The non-resistor layer patterns exposed by each of the contact holes are removed to expose the polysilicon pattern.

Abstract translation: 目的：提供一种形成电阻器的方法，通过使用栅极线层形成电阻来简化工艺，精确控制线宽并减小电阻长度。 构成：形成电阻器的方法同时形成栅堆叠图案（220）和电阻堆叠图案，多晶硅图案，非电阻层图案和覆盖层图案依次层叠在半导体衬底上。 在包括栅极堆叠和电阻图案的半导体衬底上形成绝缘膜。 蚀刻绝缘膜和覆盖层图案以形成第一接触孔，通过该第一接触孔，栅极堆叠图案中的非电阻层图案被暴露，并且电阻器堆叠图案中的非电阻层图案的第二接触孔为 分别暴露。 去除由每个接触孔暴露的非电阻层图案以暴露多晶硅图案。

公开(公告)号：KR1019990086740A

公开(公告)日：1999-12-15

申请号：KR1019980019866

申请日：1998-05-29

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  신동원

IPC: H01L21/28

Abstract: 여기에 개시된 콘택홀 플러그 제조 방법은 반도체 기판 상에 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된다. 상기 활성영역내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 상기 반도체 기판 상에 절연막이 형성된 후, 상기 불순물 영역이 노출될 때까지 상기 절연막이 식각되어 콘택홀이 형성된다. 그런 후, 상기 콘택홀의 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질을 갖는 제 1 도전막이 형성된후, 열처리 공정을 통해 상기 불순물 영역에 실리사이드막이 형성된다. 상기 불순물 영역에 불순물 이온들이 주입된다. 상기 제 1 도전막 상에 제 2 도전막 및 제 3 도전막이 순차적으로 형성된다. 상기 제 3 , 제 2 그리고 제 1 도전막들이 순차적으로 식각되어 콘택홀 플러그가 형성된다. 이와 같은 콘택홀 제조 방법에 의해서, 이온 주입 공정으로 인한 단결정 실리콘 기판의 결함을 제거할 수 있다. 따라서 접합 누설 전류를 최소화할 수 있다.

公开(公告)号：KR1019990085617A

公开(公告)日：1999-12-15

申请号：KR1019980018165

申请日：1998-05-20

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  조창현 ,  고관협

IPC: H01L21/76

Abstract: 본 발명은 접합 누설 전류를 최소화하는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 얕은 트렌치 격리(STI)가 형성된다. 활성 영역 내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극이 형성된다. 소자격리막 및 불순물 이온주입 형성시 발생된 기판 내의 응력(stress) 및 결함(defects)을 제거하기 위해 반도체 기판이 급속 열처리(RTP) 방법으로 열처리된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극 형성 후 급속 열처리 공정을 수행함으로써, 게이트 전극 양측 하부의 게이트 산화막의 손상을 치유(curing) 할 수 있고, 동시에 기판 내의 응력 및 결함을 제거하여 후속 열처리 단계에서 발생되는 접합 손상을 방지할 수 있다. 따라서, 게이트 절연막의 품질을 향상시킬 수 있고, 접합 누설 전류를 최소화 할 수 있다.

公开(公告)号：KR1019980060729A

公开(公告)日：1998-10-07

申请号：KR1019960080095

申请日：1996-12-31

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  노병혁

IPC: H01L21/28

Abstract: 금속배선과 콘택홀의 미스얼라인(Misalign)과 금속배선의 노칭(Notching) 문제를 해결할 수 있는 반도체 장치의 금속배선 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, W1의 폭을 갖는 금속배선이 형성될 반도체 기판에 절연막을 형성하는 단계와, 절연막의 표면을 패터닝하여 W2의 폭과 D1의 깊이를 갖는 음각형태의 금속배선이 형성될 부분을 형성하는 단계와, 상기 결과물의 전면에 스페이서 형성을 위한 물질층을 증착하는 단계와, 물질층에 에치백(etch back) 공정을 진행하여 음각형태의 금속배선이 형성될 부분의 양측면에 스페이서를 형성하는 단계와, 스페이서가 형성된 반도체 기판의 전면에 콘택홀이 형성되는 영역만을 개구한 상태의 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴 및 물질층을 식각 마스크로 절연막을 셀프 얼라인(self align) 방식으로 식각하여 콘택홀을 형성하는 단계와, 포토레지스트 패턴을 제거하고 콘택홀을 매몰하는 도전층을 증착하는 단계와, 도전층이 � ��성된 결과물의 전면을 식각하여 금속배선인 도전막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.

公开(公告)号：KR1019980048386A

公开(公告)日：1998-09-15

申请号：KR1019960066957

申请日：1996-12-17

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/762

Abstract: 반도체 기판을 식각하여 형성한 트랜치에 절연물을 매립하여 소자분리막을 형성하는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 반도체 기판 상에 마스크막을 형성하는 단계와, 상기 마스크막 이용하여 반도체 기판에 소정의 깊이로 1차 식각을 진행하여 트랜치를 형성하는 단계와, 상기 트랜치 내부에 제1 산화막을 형성하는 단계와, 상기 트랜치에 소정의 깊이로 2차 식각을 진행하는 단계와, 상기 2차 식각이 완료된 트랜치에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 트랜치를 매립하는 절연막을 반도체 기판에 증착하는 단계 및, 상기 절연막이 증착된 반도체 기판에 화학 기계적 연마(CMP) 공정을 진행하여 마스크 패턴의 상부에 있는 절연막을 제거하고, 순차적으로 마스크 패턴을 제거함으로써 평탄화를 완료하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다. 따라서, 트랜치를 형성하는 방법을 개선하여 게이트 패턴 단락 및 험프 현상으로 인한 트랜지스터 신뢰도가 저하되는 문제점을 해결할 수 있다.