公开(公告)号：KR1020150055219A

公开(公告)日：2015-05-21

申请号：KR1020130137235

申请日：2013-11-12

Applicant: 삼성전자주식회사

Inventor： 김진석 ,  남갑진 ,  김동환 ,  김수환 ,  나카니시토시로 ,  백성권 ,  안태현 ,  정은애

IPC: H01L21/31

CPC classification number: H01L21/28185 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66795 ,  H01L29/7833

Abstract: 개시된반도체장치제조방법은활성영역을갖는반도체기판을마련하는단계와, 상기활성영역에게이트절연을위한유전막을형성하는단계와, 상기유전막상에저마늄(Ge)이함유된물질로이루어진큐어링층을형성하는단계와, 상기큐어링층을열처리하는단계와상기큐어링층을제거하는단계를포함한다. 상기저마늄이함유된물질은 SiGe 또는 Ge일수 있다.

Abstract translation: 公开的制造半导体器件的方法包括以下步骤：制备具有有源区的半导体衬底; 在有源区上形成用于绝缘栅极的绝缘膜; 在所述电介质膜上形成由含有锗（Ge）的材料制成的固化层; 热处理固化层; 并去除固化层。 含锗的材料可以是SiGe或Ge。

公开(公告)号：KR1020040013460A

公开(公告)日：2004-02-14

申请号：KR1020020046389

申请日：2002-08-06

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  정재훈

IPC: H01L21/027

Abstract: PURPOSE: A gate mask with an unevenness dummy pattern is provided to form a stable gate pattern by forming the unevenness dummy pattern in a predetermined portion of a gate to be in contact with an interface of an active region of a semiconductor substrate, and to avoid the leakage current by preventing a parasitic transistor from being formed in the interface of the active region. CONSTITUTION: A mask(100) is prepared in which a gate pattern is to be formed. A gate of a predetermined width is formed in the mask, crossing a selected portion of an active/inactive region of a semiconductor substrate. The center of the dummy pattern corresponds to an interface of the active region(200) at the side surface of the gate. The unevenness dummy patterns(350-1,350-2,350-3) are separated from each other by a predetermined interval.

Abstract translation: 目的：提供具有不均匀虚拟图案的栅极掩模，以通过在栅极的预定部分中形成与半导体衬底的有源区的界面接触的不平坦虚拟图案来形成稳定的栅极图案，并且避免 通过防止寄生晶体管形成在有源区的界面中的漏电流。 构成：准备要形成栅极图案的掩模（100）。 在掩模中形成预定宽度的栅极，与半导体衬底的有源/无源区的选定部分交叉。 虚拟图案的中心对应于在门的侧表面处的有源区域（200）的界面。 不均匀伪图案（350-1,350-2,350-3）以预定间隔彼此分离。

公开(公告)号：KR100663371B1

公开(公告)日：2007-01-02

申请号：KR1020050077961

申请日：2005-08-24

Applicant: 삼성전자주식회사

Inventor： 안태현

IPC: H01L21/8238

Abstract: A method of fabricating a dual gate electrode of a CMOS(Complementary Metal Oxide Semiconductor) semiconductor device is provided to prevent a poly-depletion effect by forming NMOS and PMOS gate electrodes to have a high concentration of impurities. An initial semiconductor layer doped with impurities of a first conductivity type is formed on a semiconductor substrate having first and second regions. The initial semiconductor layer of the second region is partially etched to form a recessed semiconductor layer thinner than the initial semiconductor layer. Impurities of a second conductivity type are implanted into the recessed semiconductor layer to define a first semiconductor layer(111c') in the first region and a second semiconductor layer(111d) in the second region. The first and second semiconductor layers are annealed, and then the annealed first semiconductor layer is flatted to remove an upper region of the annealed first semiconductor layer.

Abstract translation: 提供一种制造CMOS（互补金属氧化物半导体）半导体器件的双栅电极的方法，以通过形成具有高浓度杂质的NMOS和PMOS栅电极来防止多耗尽效应。 在具有第一和第二区域的半导体衬底上形成掺杂有第一导电类型杂质的初始半导体层。 第二区域的初始半导体层被部分蚀刻以形成比初始半导体层薄的凹陷半导体层。 将第二导电类型的杂质注入到凹入的半导体层中以在第一区域中限定第一半导体层（111c'），并在第二区域中限定第二半导体层（111d）。 对第一和​​第二半导体层进行退火，然后使退火的第一半导体层平坦化以去除退火后的第一半导体层的上部区域。

公开(公告)号：KR1020050046470A

公开(公告)日：2005-05-18

申请号：KR1020030080740

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 안태현

IPC: H01L21/762

Abstract: 트랜치 플러그 패턴을 갖는 반도체 장치들의 제조방법을 제공한다. 이 방법은 트랜치의 측벽을 이용해서 활성영역의 폭을 증가하여 반도체 장치의 퍼포먼스를 향상시킨다. 이를 위해서, 상기 방법은 반도체 기판의 소정영역에 트랜치를 형성하는 것을 포함한다. 상기 트랜치는 활성영역을 고립시킨다. 다음으로, 상기 트랜치에 트랜치 플러그를 형성하고, 상기 트랜치 플러그를 부분 식각해서 트랜치 플러그 패턴을 형성하여 트랜치 측벽의 상부측을 노출시킨다. 이를 통해서, 상기 반도체 장치들은 주어진 디자인 룰 내에서 증가된 활성영역을 구비되어져서 그 장치의 전류 구동능력을 배가시킬 수 있다.

公开(公告)号：KR102150252B1

公开(公告)日：2020-09-02

申请号：KR1020130137235

申请日：2013-11-12

Applicant: 삼성전자주식회사

Inventor： 김진석 ,  남갑진 ,  김동환 ,  김수환 ,  나카니시토시로 ,  백성권 ,  안태현 ,  정은애

IPC: H01L21/31

公开(公告)号：KR1020150134887A

公开(公告)日：2015-12-02

申请号：KR1020140062276

申请日：2014-05-23

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  남갑진

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L27/0886 ,  H01L29/0673 ,  H01L29/165 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/7848 ,  H01L29/78618 ,  H01L29/78696 ,  H01L29/783 ,  H01L29/7802

Abstract: 게이트올 어라운드구조를갖는트랜지스터에서주 채널아래의기생채널을제거함으로써, 소자성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상에형성되고, 절연막패턴을포함하는핀으로, 상기절연막패턴은상기핀의상면에형성된핀, 상기절연막패턴상에, 상기절연막패턴과이격되어형성되는와이어패턴, 및상기와이어패턴의둘레를감싸도록형성된게이트전극을포함한다.

Abstract translation: 提供一种半导体器件，其可以通过在具有栅极全部结构的晶体管中去除主沟道下方的寄生沟道来提高器件性能。 半导体器件包括形成在衬底上并包括形成在销的上表面上的绝缘层图案的销; 在绝缘图案上与绝缘层图案分离的布线图案; 以及围绕所述导线图案的圆周的栅电极。

公开(公告)号：KR102158963B1

公开(公告)日：2020-09-24

申请号：KR1020140062276

申请日：2014-05-23

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  남갑진

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR1020150073262A

公开(公告)日：2015-07-01

申请号：KR1020130160353

申请日：2013-12-20

Applicant: 삼성전자주식회사

Inventor： 나카니시,토시로 ,  김동환 ,  김수환 ,  김유빈 ,  김진석 ,  남갑진 ,  백성권 ,  안태현 ,  정은애

IPC: H01L27/11

CPC classification number: H01L27/1104 ,  H01L27/281 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/057 ,  H01L51/0575

Abstract: 에스램셀의제1 및제2 액세스트랜지스터들, 제1 및제2 풀-업트랜지스터들및 제1 및제2 풀-다운트랜지스터들은수직채널부들을각각포함한다. 이로인하여, 에스램셀의점유면적이감소되어, 고집적화된반도체소자를구현할수 있다.

Abstract translation: 第一和第二存取晶体管，第一和第二上拉晶体管以及SRAM单元的第一和第二下拉晶体管分别包括垂直沟道单元，因此，本发明通过减少占用面积来实现高集成半导体器件 的SRAM单元。

公开(公告)号：KR1020150018677A

公开(公告)日：2015-02-24

申请号：KR1020130094225

申请日：2013-08-08

Applicant: 삼성전자주식회사

Inventor： 안태현 ,  나카니시,토시로 ,  남갑진 ,  이종호

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7856 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/785 ,  H01L29/41791 ,  H01L29/7802 ,  H01L2029/7858

Abstract: Provided is a semiconductor device which includes a tri-gate which is formed on a pin active region. The semiconductor device includes a substrate which includes an NMOS region and a PMOS region, the pin active region which protrudes from the substrate and includes a top side and a lateral side, and a first metal gate electrode layer which is formed on the pin active region. The first metal gate electrode layer has a first thickness on the upper side of the pin active region and a second thickness on the lateral side of the pin active region. A second metal gate electrode layer is formed on the first metal gate electrode layer. The second metal gate electrode layer has a third thickness on the upper side of the pin active region and a fourth thickness on the lateral side of the pin active region. The first thickness of the first metal gate electrode layer is different from the second thickness of the first metal gate electrode layer. The third thickness of the second metal gate electrode layer is different from the fourth thickness of the second metal gate electrode layer.

Abstract translation: 提供一种半导体器件，其包括形成在引脚有源区上的三栅极。 半导体器件包括：衬底，其包括NMOS区域和PMOS区域，所述引脚有源区域从所述衬底突出并且包括顶侧和横向侧;以及第一金属栅电极层，形成在所述引脚有源区域上 。 第一金属栅电极层在引脚有源区的上侧具有第一厚度，在引脚有源区的横侧具有第二厚度。 在第一金属栅极电极层上形成第二金属栅电极层。 第二金属栅电极层在引脚有源区的上侧具有第三厚度，在引脚有源区的横侧具有第四厚度。 第一金属栅电极层的第一厚度与第一金属栅电极层的第二厚度不同。 第二金属栅电极层的第三厚度与第二金属栅电极层的第四厚度不同。

公开(公告)号：KR1020060023429A

公开(公告)日：2006-03-14

申请号：KR1020040072271

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 안태현

IPC: H01L21/762

CPC classification number: H01L21/76237

Abstract: 반도체 장치의 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체 기판 상에 반도체 활성영역을 정의하는 소자분리용 마스크 패턴을 형성하고, 소자분리용 마스크 패턴을 식각 마스크로 사용하여 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하고, 트렌치 내벽에 열산화막과 라이너막을 형성하고, 소자분리용 마스크 패턴에 인접한 트렌치 상측부의 반도체 기판에 산화촉매 이온들을 주입하고, 트렌치를 채우는 평탄화된 트렌치 매립절연막을 형성하고, 소자분리용 마스크 패턴을 제거하여 활성영역의 기판을 노출시키는 소자분리막을 형성하고, 활성영역의 기판 상에 소자분리막과 인접한 부분이 다른 부분보다 두꺼운 절연막을 형성하는 공정을 포함하여 이루어진다.
트렌치, 트렌치 소자분리, 산화촉매 이온 주입, 게이트 절연막