公开(公告)号：KR1020000028301A

公开(公告)日：2000-05-25

申请号：KR1019980046481

申请日：1998-10-30

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  박종민

IPC: G11C16/00

CPC classification number: G11C16/12 ,  G11C16/08

Abstract: PURPOSE: A flash EEPROM device, having a suitable structure for high-density integration, and a method for driving word line therefor are provided. CONSTITUTION: Each word line driver(WDi) comprises a level shifter which consists of two PMOS transistors(130,132), two NMOS transistors(134,136) and an inverter(138). The word line driver(WDi) is connected correspondently to a word line(WLi) wherein the control gates of memory cell transistors(Ci1-Cin) in a cell array are connected in common. A voltage switching circuit(122) comprises two switching components which consists of PMOS transistors(150,152) and a logic circuit which controls selectively the switching components. The logic circuit consists of a CMOS inverter(154), an NOR gate(156) and two level shifter(158,160). The source-drain channel of the transistor(150) is connected between a source voltage(Vcc) and the word line drivers(WD1-WDm), and the source-drain channel of the transistor(152) is connected between a step-up voltage circuit(120) and the word line drivers(WD1-WDm). The output terminal of the NOR gate(156) is connected to the level shifter(158). The output terminal of the level shifter(160) is connected to the gate of the PMOS transistor(150).

Abstract translation: 目的：提供具有用于高密度集成的合适结构的快闪EEPROM装置及其用于驱动字线的方法。 构成：每个字线驱动器（WDi）包括一个电平移位器，它由两个PMOS晶体管（130,132），两个NMOS晶体管（134,136）和一个反相器（138）组成。 字线驱动器（WDi）对应地连接到单元阵列中的存储单元晶体管（Ci1-Cin）的控制栅极共同连接的字线（WLi）。 电压切换电路（122）包括由PMOS晶体管（150,152）和选择性地控制开关元件的逻辑电路组成的两个开关元件。 逻辑电路由CMOS反相器（154），或非门（156）和两个电平移位器（158,160）组成。 晶体管（150）的源极 - 漏极沟道连接在源极电压（Vcc）和字线驱动器（WD1-WDm）之间，晶体管（152）的源极 - 漏极沟道连接在升压 电压电路（120）和字线驱动器（WD1-WDm）。 NOR门（156）的输出端子连接到电平移位器（158）。 电平移位器（160）的输出端连接到PMOS晶体管（150）的栅极。

公开(公告)号：KR100253645B1

公开(公告)日：2000-04-15

申请号：KR1019960039902

申请日：1996-09-13

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  정태성

IPC: G11C5/14

CPC classification number: G05F3/247

Abstract: PURPOSE: A reference voltage generating circuit is provided to arrange the reference voltage generating circuit with transistors of same channel conduction type to stabilize the reference voltage regardless of the temperature, process or source voltage variations. CONSTITUTION: The reference voltage generating circuit includes the first and second transistors(24,28), the first and second nodes and the first through third resistors(20,22,26). The first and second transistors are of same conduction type and have control terminals and drain-source channels as well as complimentary temperature coefficients. The first and second nodes are coupled with the first and second source voltages(Vcc,Vss), respectively. The drain-source channel of the first transistor is coupled between the reference voltage output terminal and the second node. The drain-source channel of the second transistor is coupled with the first node and the second source voltage. The control terminal of the first transistor is coupled with the first node. The control gate of the second transistor is coupled with the second node. The first resistor is coupled between the first node and the first source voltage. The second resistor is coupled between the first node and the output terminal of the reference voltage output terminal. The third resistor is coupled between the second node and the second source voltage.

Abstract translation: 目的：提供参考电压产生电路，以使参考电压发生电路具有相同通道导通类型的晶体管，以稳定参考电压，而不管温度，过程或源极电压变化如何。 构成：参考电压产生电路包括第一和第二晶体管（24,28），第一和第二节点以及第一至第三电阻器（20,22,26）。 第一和第二晶体管具有相同的导电类型，并且具有控制端子和漏极 - 源极通道以及互补的温度系数。 第一和第二节点分别与第一和第二源极电压（Vcc，Vss）耦合。 第一晶体管的漏极 - 源极通道耦合在参考电压输出端子和第二节点之间。 第二晶体管的漏极 - 源极沟道与第一节点和第二源极电压耦合。 第一晶体管的控制端与第一节点耦合。 第二晶体管的控制栅极与第二节点耦合。 第一电阻器耦合在第一节点和第一源电压之间。 第二电阻耦合在参考电压输出端的第一节点和输出端之间。 第三电阻器耦合在第二节点和第二源电压之间。

公开(公告)号：KR1019990054397A

公开(公告)日：1999-07-15

申请号：KR1019970074209

申请日：1997-12-26

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: H01L27/10

Abstract: 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 복수 개의 메모리 셀들, 상기 행 방향으로 신장하는 복수 개의 워드 라인들 및 상기 열 방향으로 신장하는 복수 개의 비트 라인들을 가지는 복수 개의 섹터들로 이루어진 메모리 셀 어레이와; 상기 각 섹터의 벌크는 독립적으로 분리되며; 행 및 열 어드레스를 계수하기 위한 어드레스 카운터와; 소거 검증 동작시 페일된 비트의 수를 계수하기 위한 페일 비트 카운터 및; 각 섹터에 대한 소거 동작이 수행되는 횟수를 계수하기 위한 펄스 카운터를 구비한 본 발명에 따른 노어형 플래시 메모리 장치의 소거 방법은 상기 어드레스 카운터 및 상기 페일 비트 카운터를 초기값으로 초기화시키는 단계와; 상기 복수 개의 섹터들 중 소거하고자 하는 하나의 섹터의 모든 셀들에 대한 소거 동작을 수행하는 단계와; 상기 소거된 섹터 내의 메모리 셀들 중 어드레스 카운터에 의해서 어드레싱된 메모리 셀이 소거되었는지를 판별하기 위해서 그것의 데이터를 독출하는 단계와; 상기 독출된 데이터가 "0"인지 또는 상기 페일 비트 카운터의 값이 최대값인지를 판별하여서 일치하거나 작은 값을 가질 때 상기 어드레스 카운터의 값이 최대값인지 여부를 판별하는 단계와; 상기 어드레스 카운터의 값이 최대값과 일치하지 않을 때 어드레스를 카운터-업하여서 상기 카운트-업된 어드레스에 대응하는 메모리 셀의 데이터를 검증하기 위한 독출 단계로 진행하는 단계와; 상기 어드레스 카운터의 값이 최대값과 일치할 때 현재의 페일 비트 카운터의 값이 이전의 페일 비트 카운터의 값과 일치하는지를 판별하여서 일치할 경우 소거 패스 단계로 진행하고, 일치하지 않을 경우 상기 초기화 단계로 진행하는 단계 및; 상기 독출된 데이터가 "0"이 아니거나 상기 페일 비트 카운터의 값이 최대값보다 큰 값일 때 상기 펄스 카운터의 값이 최대값과 일치하는지를 판별하여서 일치하는 경우 소거 페일 단계로 진행하고, 일치하지 않을 경우 카운트-업하여 상기 초기화 단계로 진행하는 단계를 포함한다.

公开(公告)号：KR1019990012426A

公开(公告)日：1999-02-25

申请号：KR1019970035817

申请日：1997-07-29

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: G11C15/00

Abstract: 본 발명의 플래시 메모리 장치는 어드레스 신호의 상태가 천이될 때 숏 펄스 신호를 발생하는 어드레스 천이 검출 회로와; 상기 숏 펄스 신호에 동기된 발진 신호를 발생하는 발진 회로 및; 상기 발진 신호에 의해 구동되어서 전원 전압보다 높은 펌핑 전압을 발생하고, 상기 어드레스 신호에 의해 선택된 워드 라인으로 상기 펌핑 전압을 공급하는 회로를 한다.

公开(公告)号：KR1019980021154A

公开(公告)日：1998-06-25

申请号：KR1019960039902

申请日：1996-09-13

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  정태성

IPC: G11C5/14

Abstract: 반도체 장치 등에서 외부 전원 전압을 소정의 기준 전압으로 변환하여 출력하는 기준 전압 발생 회로는 동일한 채널 도전형의 트랜지스터들 만을 가지며, 저항체에 의해 하나의 트랜지스터가 서브 드레솔드 영역에서 동작한다. 이로써, 이 기준 전압 발생 회로는 공정 상의 변화에 민감하지 않고 안정된 동작 특성을 진다. 또한, 양의 온도 계수를 가지는 트랜지스터와 음의 온도 계수를 가지는 트랜지스터의 상쇄 작용에 의해 이 기준 전압 발생 회로의 온도 보상이 이루어진다.

公开(公告)号：KR100487510B1

公开(公告)日：2006-04-21

申请号：KR1019980025179

申请日：1998-06-29

Applicant: 삼성전자주식회사

Inventor： 황성돈 ,  박종민

IPC: H01L27/10

Abstract: 여기에 개시되는 플래시 메모리 장치는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 독출 동작 동안에, 제 1 제어 전압이 인가되는 제 1 패드에 연결되는 제어 게이트, 제 2 제어 전압이 인가되는 제 2 패드에 연결되는 드레인 및 접지된 소오스를 가지며, 상기 메모리 셀들에 대한 기준 전압을 제공하기 위한 적어도 하나의 레퍼런스 셀을 포함하고 레디/비지 핀을 구비하며, 상기 레퍼런스 셀의 드레솔드 전압 조정 방법은 상기 제 1 및 제 2 패드들에 상기 제 1 및 제 2 제어 전압들을 인가하여 상기 레퍼런스 셀의 드레솔드 전압을 소정의 목표 전압으로 프로그램하는 단계와; 상기 레퍼런스 셀의 드레솔드 전압이 상기 목표 전압과 일치하는 지의 여부를 판별하는 단계 및; 상기 레퍼런스 셀의 드레솔드 전압이 상기 목표 전압과 일치할 때 패스 신호를 상기 레디/비지 핀을 통해서 외부로 출력함과 동시에 상기 레퍼런스 셀의 재프로그램 동작이 방지되도록 접지 전압 레벨로 상기 제 2 제어 전압을 설정하는 단계를 포함한다.

公开(公告)号：KR100294452B1

公开(公告)日：2001-09-17

申请号：KR1019970051632

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  정휘택

IPC: G11C5/14

Abstract: PURPOSE: A semiconductor memory device having a level shift circuit is provided to transfer a voltage to word lines or bit lines to be appropriate for their operation mode regardless of being higher or lower than VCC voltage. CONSTITUTION: A level shift circuit comprised in a row decoder or a column decoder includes a comparison circuit(100), a control signal generation circuit(200) and a transfer circuit(300). The comparison circuit includes the first voltage divider circuit(120) to divide a power supply voltage(VCC), the second voltage divider circuit(140) to divide a transfer voltage(Vls), a differential amplifier(160) and an inverter(I3). And the control signal generation circuit comprises the first switch circuit(220) generating a control signal(shut_off) of a transfer voltage level and the second switch circuit(240) generating a control signal(shut_off) of a power supply voltage level in response to a comparison signal(comp) from the comparison circuit.

公开(公告)号：KR100258574B1

公开(公告)日：2000-06-15

申请号：KR1019970079449

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: G11C16/02

CPC classification number: G11C16/3445 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1084 ,  G11C7/1087 ,  G11C16/3436 ,  G11C16/3459

Abstract: PURPOSE: A semiconductor memory device and a method for verifying program/erase on the same are provided to verify the program/erase by using only one circuit. CONSTITUTION: The semiconductor memory device includes a memory cell array(10), an I/O buffer, an input/output buffer(30), a write driver, a detection amplifier(90), a control logic(110) and a verifier(130). The I/O buffer receives data from outside, stores the data and delivers the data to cells. The write driver amplifies the data from the I/O buffer and write the data on the memory cell array. The detection amplifier detects and amplifies the data in the memory cell. The control logic controls the detection of data pass/fail by generating an erase verification control signal and a data delivering signal with response to the detection control signal. The verifier(130) receives the data from the I/O buffer, determines the on/off state of the program and erase cells to determine whether the device is passed or failed. The I/O buffer includes a latch which stores during program verification operation and varies the data stored by the erase cell with response to the data of the erase cell. during erase operation.

Abstract translation: 目的：提供半导体存储器件和用于验证其编程/擦除的方法，以通过仅使用一个电路来验证编程/擦除。 构成：半导体存储器件包括存储单元阵列（10），I / O缓冲器，输入/输出缓冲器（30），写入驱动器，检测放大器（90），控制逻辑（110）和校验器 （130）。 I / O缓冲区从外部接收数据，存储数据并将数据传送到单元。 写驱动器放大来自I / O缓冲器的数据，并将数据写入存储单元阵列。 检测放大器检测并放大存储单元中的数据。 控制逻辑通过响应于检测控制信号产生擦除验证控制信号和数据传送信号来控制数据通过/失败的检测。 验证器（130）从I / O缓冲器接收数据，确定程序的开/关状态并擦除单元以确定设备是否通过或失败。 I / O缓冲器包括在程序验证操作期间存储的锁存器，并且响应于擦除单元的数据改变由擦除单元存储的数据。 在擦除操作期间。

公开(公告)号：KR1020000028302A

公开(公告)日：2000-05-25

申请号：KR1019980046482

申请日：1998-10-30

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  박종민

IPC: G11C17/00

CPC classification number: G11C16/3445 ,  G11C16/08 ,  G11C16/30 ,  G11C16/3436 ,  G11C16/3459

Abstract: PURPOSE: A flash memory device is provided to prevent a miss operation caused during the operation of program and erase verification by making the operation of a high voltage generation device inactivated. CONSTITUTION: A flash memory device comprises a high voltage generation circuit(200), a row decoder(300), a memory cell array(500) and a sense amplifier(600). The high voltage generation circuit(200) consists of a high voltage control circuit(210), a high voltage generation device(220), a voltage regulator(230) and a switch circuit(240). The row decoder(300), comprising a NAND gate(310), an inverter(320) and a level converter(330), charges a word line of the memory cell array corresponding to the row address from a row address buffer with a verification voltage level. The memory cell array(500) comprises a multiplicity of memory cells, a multiplicity of word lines and a multiplicity of bit lines. The sense amplifier(600) senses the difference of voltages of the bit lines connected to a dummy cell, and discriminates the threshold voltage of the memory cell.

Abstract translation: 目的：通过使高电压发生装置的操作失效，提供闪速存储装置以防止在编程和擦除验证操作期间引起的未命中操作。 构成：闪速存储装置包括高电压产生电路（200），行解码器（300），存储单元阵列（500）和读出放大器（600）。 高电压产生电路（200）包括高压控制电路（210），高压发生装置（220），电压调节器（230）和开关电路（240）。 包括NAND门（310），反相器（320）和电平转换器（330）的行解码器（300）从具有验证的行地址缓冲器中对与行地址对应的存储单元阵列的字线进行充电 电压电平。 存储单元阵列（500）包括多个存储单元，多个字线和多个位线。 感测放大器（600）感测连接到虚拟单元的位线的电压差，并且识别存储单元的阈值电压。

公开(公告)号：KR1020000018496A

公开(公告)日：2000-04-06

申请号：KR1019980036100

申请日：1998-09-02

Applicant: 삼성전자주식회사

Inventor： 박종민

IPC: G05F1/10

CPC classification number: G05F3/242

Abstract: PURPOSE: A circuit of the flash memory device is provided to have the goal level without cutting the fuse when the reference voltage is different from the goal level and to enable the pass/fail test of the device is possible by using the circuit. CONSTITUTION: In the circuit, a channel is formed between a reference voltage outputting terminal(3) and the ground(2) and the PMOS transistor(MP11) in which a gate is connected to the first node(N1) is included. The circuit also comprises resistances(R11M, R12, R13, R14) which are in a serial connection between a power terminal(1) and the first node(N1), NMOS transistors(MN11, MN12, MN13) in which channels are in serial connection between the first node(N1) and the ground(2), and a blocking circuit which blocks the electric current passing the resistances and the NMOS transistors. The blocking circuit is connected to the both sides of the resistances(R13, R14).

Abstract translation: 目的：提供闪存设备的电路，以在参考电压与目标电平不同时，不切断保险丝，并通过使用电路实现器件的通过/失败测试。 构成：在电路中，包括在基准电压输出端子（3）和接地端（2）之间形成有与第一节点（N1）连接栅极的PMOS晶体管（MP11）的沟道。 电路还包括在电源端子（1）和第一节点（N1）之间串联连接的电阻（R11M，R12，R13，R14），其中通道串联的NMOS晶体管（MN11，MN12，MN13） 第一节点（N1）和地（2）之间的连接，以及阻塞通过电阻的电流和NMOS晶体管的阻塞电路。 阻塞电路连接到电阻（R13，R14）的两侧。