公开(公告)号：KR101221868B1

公开(公告)日：2013-01-15

申请号：KR1020110017817

申请日：2011-02-28

Applicant: 연세대학교 산학협력단

Inventor： 강성호 ,  이근수

IPC: G11C29/40

Abstract: 본 발명은 테스트 데이터를 압축하는 방법, 테스트 데이터 압축방법이 구현된 프로그램이 저장된 컴퓨터 판독가능한 저장매체 및 압축된 테스트 데이터 복원장치에 관한 발명으로서 N비트의 스캔슬라이스를 압축하여 슬라이스코드를 생성하는 테스트 데이터 압축방법으로 상기 슬라이스코드는 1비트의 컨트롤코드(control code)와 비트의 데이터 코드(data code)를 포함하되, 상기 데이터 코드는 적응코드와 선택코드를 포함하며, (a) 상기 스캔슬라이스를 상기 선택코드의 비트수와 같은 수의 구역을 형성하도록 나누는 단계, (b) 상기 스캔슬라이스가 동일한 비트가 반복되는 형태의 그룹모드인지, 다른 비트가 교대로 반복되는 형태의 교대모드인지를 결정하는 단계, (c) 상기 (b)단계에서 결정된 모드에 따라서 상기 컨트롤 코드와 상기 적응코드에 소정의 비트를 할당하는 단계, (d) 상기 스캔슬라이스에 의한 상기 선택코드를 할당하는 단계 및 (e) 상기 슬라이스코드를 생성하는 단계를 포함하고, 압축된 테스트 데이터를 복원하는 장치는 압축된 슬라이스 코드에서 컨플릭트 비트의 위치를 검색하는 디코더, SIC(scan chain input cell)로 입력되는 값을 결정하는 SIC 입력 선택기, 스캔체인으로 들어가는 입력값을 생성하기 위한 SIC(scan chain input cell)를 포함한다. 본 발명에 의해서 테스트데이터의 압축효율을 높이고 집적회로를 테스트하는 시간을 단축시키는 효과가 제공된다.

公开(公告)号：KR1020120101745A

公开(公告)日：2012-09-17

申请号：KR1020110016950

申请日：2011-02-25

Applicant: 연세대학교 산학협력단

Inventor： 강성호 ,  김일웅

IPC: G11C29/12

CPC classification number: G11C29/14 ,  G11C29/1201 ,  G11C29/12015 ,  G11C29/36 ,  G11C29/48

Abstract: PURPOSE: A method and apparatus for testing a semiconductor memory device are provided to improve test efficiency by setting a transmission authority of a test result information packet of each test unit using the circulation of a token signal. CONSTITUTION: An integrated controller(320) controls the circulation of a token signal and determines a test finish point. A plurality of test units inputs a test pattern to a corresponding memory and generates a test result information packet by comparing the output of a memory. A token signal bus(350) and a data signal bus(340) connect the plurality of the test units to the integrated controller with a ring network type. [Reference numerals] (310) External test device; (320) Integrated controller; (321, 333, CC) Packet generator; (322) Data analyzer; (323, 331, BB) Controller; (330) First test unit; (334, DD) Fault diagnosis information storing buffer; (335, EE) Memory test pattern generator & memory output comparator; (AA) N-th test unit; (FF) Memory 0; (GG) Memory n

Abstract translation: 目的：提供一种用于测试半导体存储器件的方法和装置，以通过使用令牌信号的循环设置每个测试单元的测试结果信息分组的传输权限来提高测试效率。 构成：集成控制器（320）控制令牌信号的循环并确定测试完成点。 多个测试单元将测试模式输入到对应的存储器，并通过比较存储器的输出来生成测试结果信息分组。 令牌信号总线（350）和数据信号总线（340）将多个测试单元以环形网络类型连接到集成控制器。 （附图标记）（310）外部测试装置; （320）集成控制器; （321,333，CC）包发生器; （322）数据分析仪; （323,331，BB）控制器; （330）第一测试单元; （334，DD）故障诊断信息存储缓冲区; （335，EE）存储器测试码发生器和存储器输出比较器; （AA）第N个测试单元; （FF）存储器0; （GG）内存n

公开(公告)号：KR101129549B1

公开(公告)日：2012-03-29

申请号：KR1020090091067

申请日：2009-09-25

Applicant: 연세대학교 산학협력단

Inventor： 강성호

IPC: H03M1/10 ,  H03M1/66

Abstract: 디지털 아날로그 변환기의 테스트 방법이 제공된다. 디지털 아날로그 변환기의 테스트 방법은 디지털 아날로그 변환기의 출력 신호가 클럭에 따라 일정하게 증가하는 출력 천이를 갖도록 하는 입력 신호 및 램프신호를 발생시키고, 출력 신호 및 램프 신호의 차이를 클럭마다 적분하는 것을 포함하여, 소형 및 고신뢰성에 최적화된 디지털 아날로그 변환기의 테스트 방법이 제공될 수 있다.
디지털 아날로그 변환기, 적분, 램프 신호

公开(公告)号：KR100920107B1

公开(公告)日：2009-10-01

申请号：KR1020080014575

申请日：2008-02-18

Applicant: 연세대학교 산학협력단

Inventor： 강성호

IPC: G06F17/30

Abstract: 본 발명의 일실시예는, 특정 목적지 IP 주소의 프리픽스(Prefix)를 수신하는 단계와, 상기 수신된 특정 목적지 IP 주소의 프리픽스를, 디스조인트(disjoint) 검색부 및 인클로져(enclosure) 검색부 측에 각각 전송하는 단계와, 상기 디스조인트 검색부 측에서는, 종속관계가 존재하지 않는 프리픽스로 이루어진 디스조인트 테이블 저장부를 참고하여 상기 수신된 특정 목적지 IP 주소의 프리픽스에 대응되는 포인터를 검색하는 단계와, 상기 인클로져 검색부 측에서는, 종속관계가 존재하는 프리픽스로 이루어진 인클로져 테이블 저장부를 참고하여 상기 수신된 특정 목적지 IP 주소의 프리픽스에 대응되는 포인터를 검색하는 단계와, 상기 병행된 검색 결과 대응되는 포인터를 출력하는 단계와, 그리고 상기 출력된 포인터에 대응되는 특정 목적지 IP 주소의 프리픽� ��를, 상기 디스조인트 테이블 저장부 또는 상기 인클로져 테이블 저장부 측에 업데이트 하도록 제어하는 단계를 제공한다. 이와 같은 본 발명에 의하면, 예를 들어 네트워크의 패킷 전송 프로세스에서 수반되는 IP 주소 검색 과정에서 종래에 비해 신속성을 제고시키고, 필요한 메모리 용량은 대폭 줄일 수 있다.

公开(公告)号：KR1020080107736A

公开(公告)日：2008-12-11

申请号：KR1020070055915

申请日：2007-06-08

Applicant: 연세대학교 산학협력단

Inventor： 강성호

IPC: H03M1/10

CPC classification number: H03M1/1071 ,  H03M1/1033 ,  H03M2201/11 ,  H03M2201/65

Abstract: A method and an apparatus for built-in self test in an analog-digital converter are provided to prevent distortion of a test result by distinguishing unnecessary transitions generated in a transition section. A lamp signal is generated. The signal is inputted into an analog-digital converter. A transition is sensed by receiving two lower bits among the output of the converter. A static parameter is calculated by detecting integral non-linearity by receiving the sensed transition and two lower bits among the output of the converter. The static parameter is calculated by detecting differential non-linearity by receiving the sensed transition. The failure of the converter is determined by using the calculated static parameter.

Abstract translation: 提供了一种用于在模拟数字转换器中内置自检的方法和装置，以通过区分在过渡部分中产生的不必要的转换来防止测试结果的失真。 产生灯信号。 该信号被输入到模拟数字转换器。 通过在转换器的输出中接收两个较低位来感测转换。 通过在转换器的输出中接收感测到的转换和两个较低位来检测积分非线性来计算静态参数。 通过接收感测到的过渡来检测差分非线性来计算静态参数。 通过使用计算的静态参数确定转换器的故障。

公开(公告)号：KR1020080074448A

公开(公告)日：2008-08-13

申请号：KR1020070013601

申请日：2007-02-09

Applicant: 연세대학교 산학협력단

Inventor： 강성호

IPC: G06F7/50 ,  G06F11/14 ,  G06F7/503 ,  G06F11/00

CPC classification number: G06F11/25 ,  G06F7/507 ,  H03K19/21

Abstract: A method for correcting an error of a CSA(Carry Select Adder) with a modular self-checking scheme and the CSA thereof are provided to correct the detected error of the CSA by using a preset error set and reduce overhead by forming an ECL(Error Correction Logic) unit with only the combination logic circuit. A 2-bit self-checking CSA has a self-checking function. An ECL unit corrects a detected error. An XOR gate generates an error detection signal by using output of the 2-bit CSA. A multiplexer selects a normal signal and a correction signal for the detected error. The detected error is SEU(Single Event Upset) generated in the CSA. The ECL unit includes first and second ECLs, the multiplexer for selection between two corrected addition bit patterns, and the multiplexer for the selection between two pairs of corrected final carry output signals using the same signal.

Abstract translation: 提供了一种用模块化自检方案及其CSA来校正CSA（进位选择加法器）的错误的方法，以通过使用预设的错误集来校正CSA的检测到的错误，并通过形成ECL（错误 校正逻辑）单元，只有组合逻辑电路。 2位自检CSA具有自检功能。 ECL单元校正检测到的错误。 XOR门通过使用2位CSA的输出产生错误检测信号。 复用器为检测到的错误选择正常信号和校正信号。 检测到的错误是CSA中生成的SEU（Single Event Upset）。 ECL单元包括第一和第二ECL，用于在两个经校正的相加位模式之间进行选择的多路复用器和用于使用相同信号在两对校正后的进位输出信号之间进行选择的多路复用器。

公开(公告)号：KR100629304B1

公开(公告)日：2006-09-29

申请号：KR1020040067040

申请日：2004-08-25

Applicant: 연세대학교 산학협력단

Inventor： 강성호 ,  김영용 ,  안진호 ,  배성일

IPC: H04L12/58

Abstract: 생태계의 군집 특성을 네트웍 환경에 적용하여 급변하는 환경에 대한 자가 적응 및 생존 특성을 부여하는 연구가 최근 많은 주목을 받고 있다. 그 중 AntNet은 개미를 모델링한 모바일 에이젼트를 사용하여 최적의 네트웍 경로를 선택하는 적응형 경로선정 알고리즘이다. 본 발명에서는 SoC 시스템에 적용 가능한 AntNet 기반 하드웨어 구조를 제안한다. 본 발명에 따르면 기존의 알고리즘적 수준의 AntNet을 하드웨어 레벨로 근사화하여 설계하였으며, 기존 AntNet과 가상 네트웍 구조에서의 비교를 통하여 그 타당성을 검증하였다. 그리고 RTL 수준의 설계 및 합성 결과를 통하여 본 발명의 하드웨어 구조가 AntNet 기반 경로선정 구현에 효과적임을 확인할 수 있었다.
AntNet, Adaptive Routing, 군집 특성, 모바일 에이젼트

公开(公告)号：KR102160772B1

公开(公告)日：2020-09-29

申请号：KR1020170170014

申请日：2017-12-12

Applicant: 연세대학교 산학협력단

Inventor： 강성호 ,  이하영

IPC: G11C29/00

公开(公告)号：KR101865935B1

公开(公告)日：2018-07-05

申请号：KR1020110139826

申请日：2011-12-22

Applicant: 에스케이하이닉스 주식회사 ,  연세대학교 산학협력단

Inventor： 박기현 ,  김일웅 ,  강성호 ,  권용기

IPC: G11C29/14 ,  G11C29/36 ,  G11C29/10 ,  G11C29/18

Abstract: 본기술에의한 BIST 장치는테스트의종류를나타내는테스트신호를출력하는테스트패턴생성부, 테스트신호에따라일련의제 1 명령을생성하는패턴디코더, 테스트신호와제 1 명령에따라제 1 주소를생성하는주소카운터, 제 1 주소및 제 1 명령에따라반도체장치를제어하는제 2 명령과반도체장치의특정위치에접근하기위한제 2 주소를생성하는물리신호생성부및 제 1 명령에따라반도체장치에기록할입력데이터를생성하고반도체장치로부터의출력데이터를수신하며, 테스트결과를출력하는데이터제어부를포함한다.

公开(公告)号：KR101837898B1

公开(公告)日：2018-03-13

申请号：KR1020170042954

申请日：2017-04-03

Applicant: 연세대학교 산학협력단

Inventor： 강성호 ,  임현찬

IPC: G01R31/3185 ,  G01R31/317 ,  G01R31/28

CPC classification number: G01R31/318547 ,  G01R31/2834 ,  G01R31/31724

Abstract: 본발명은병렬테스트를효율적으로수행하는회로자체테스트장치및 그동작방법을개시한다. 본발명의일실시예에따르면회로자체테스트장치는제1 스테이지(stage)에서, 자동검사장비(automatic test equipment, ATE)로부터시드(seed)를수신하여저장하는버퍼, 및상기제1 스테이지(stage)에서, 랜덤테스트패턴을생성하여스캔체인에전달하는선형피드백시프트레지스터를포함하고, 상기버퍼는, 제2 스테이지(stage)에서, 상기저장된시드(seed)를상기선형피드백시프트레지스터에전달하고, 상기선형피드백시프트레지스터는상기제2 스테이지(stage)에서, 상기전달된시드(seed)를이용하여상기스캔체인의길이에상응하는결정형(deterministic) 테스트패턴을생성하여상기스캔체인에전달할수 있다.