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公开(公告)号：KR1020050032765A
公开(公告)日：2005-04-08
申请号：KR1020030068718
申请日：2003-10-02
Applicant: 한국전자통신연구원
IPC: H04L9/00
CPC classification number: H04L63/1416 , H04L63/0245
Abstract: A system for detecting/preventing in-line mode network intrusion and a method for the same are provided to rapidly respond to the network intrusion by processing the network intrusion and the invasion prevention in real time. A system for detecting/preventing in-line mode network intrusion includes a first network processor unit(221), a second network processor unit(231) and a personal computer(240). The first network processor unit(221) collects various statistical value data in response to the metering rule by monitoring the packet data unit(PDU) received from outside and selectively discards or passes the received PDU in response to the packet blocking rule and manufactures the copied PDU in response to the sensing rule. The second network processor unit(231) detects the protection and the intrusion state between the networks by using at least one invasion signature for the payload of the PDU received from the first network processor unit(221). And, the personal computer(240) generates or updates the packet prevention rule for preventing the intrusion detected from the second network processor unit(231) to supply the packet prevention rule to the first network processor unit(221).
Abstract translation: 提供用于检测/防止在线模式网络入侵的系统及其方法，以通过实时处理网络入侵和入侵防御来快速响应网络入侵。 用于检测/防止串联模式网络入侵的系统包括第一网络处理器单元（221），第二网络处理器单元（231）和个人计算机（240）。 第一网络处理器单元（221）通过监视从外部接收到的分组数据单元（PDU）来响应于计费规则来收集各种统计值数据，并且响应于分组阻塞规则选择性地丢弃或传递接收到的PDU，并且制造复制 PDU响应感测规则。 第二网络处理器单元（231）通过使用从第一网络处理器单元（221）接收的PDU的有效载荷的至少一个入侵签名来检测网络之间的保护和入侵状态。 并且，个人计算机（240）生成或更新用于防止从第二网络处理器单元（231）检测到的入侵的数据包防止规则，以将数据包防止规则提供给第一网络处理器单元（221）。
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公开(公告)号：KR100450753B1
公开(公告)日：2004-10-01
申请号：KR1020020027333
申请日：2002-05-17
Applicant: 한국전자통신연구원
IPC: H03M7/42
CPC classification number: H03M7/42
Abstract: Provided is a programmable variable-length decoder that interfaces with an external processor. The programmable variable-length decoder includes a memory buffer, a latching unit, a multiplexing unit, a first barrel shifter, a decoding unit, and a control unit. The memory buffer stores input serial bit stream data for decoding in fixed-length data segments and outputs the stored bit stream data in response to a first control signal. The latching unit temporarily stores data output from the memory buffer and outputs the stored data in response to the first control signal. The multiplexing unit selects data from the latching unit and outputs the selected data. The first barrel shifter shifts the output of the multiplexing unit by the value of a second control signal and outputs the shifted data. The decoding unit decodes the output of the first barrel shifter and outputs decoded codewords and the bit length of the decoded codewords. The control unit adds together the bit lengths of currently decoded codewords and the bit lengths of previously decoded codewords, stores the sum, generates the first control signal and the second control signal based on the sum, and outputs the first control signal and the second control signal to the latching unit and the first barrel shifter.
Abstract translation: 提供了与外部处理器接口的可编程可变长度解码器。 可编程可变长度解码器包括存储缓冲器，锁存单元，复用单元，第一桶形移位器，解码单元和控制单元。 存储器缓冲器存储用于以固定长度数据段解码的输入串行比特流数据，并响应于第一控制信号输出存储的比特流数据。 锁存单元临时存储从存储缓冲器输出的数据，并响应于第一控制信号输出存储的数据。 多路复用单元从锁存单元选择数据并输出选择的数据。 第一桶形移位器将复用单元的输出移位第二控制信号的值并输出经移位的数据。 解码单元解码第一桶形移位器的输出，并输出解码码字和解码码字的比特长度。 控制单元将当前解码的码字的比特长度和先前解码的码字的比特长度相加在一起，存储该和，基于该总和生成第一控制信号和第二控制信号，并且输出第一控制信号和第二控制 发信号给锁定单元和第一桶形移位器。
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公开(公告)号：KR100432421B1
公开(公告)日：2004-05-22
申请号：KR1020010082498
申请日：2001-12-21
Applicant: 한국전자통신연구원
IPC: G06F15/00
Abstract: PURPOSE: A method for analyzing a relation to an attack and a recording medium therefor are provided to supply various statistical and probable analysis data with respect to a currently executed attack by constructing intrusion prevention data to a knowledge base for using a network flexibly and executing an attack relation analysis. CONSTITUTION: It is checked whether the same attack is generated frequently and continuously(S1). A similar attack action is analyzed and a similar frequency is measured(S2). A latency of an attack is analyzed(S3). A possibility of the next attack and an attack method are estimated statistically(S4). Relation analysis data with respect to the generated attack are calculated based on the analyzed results. A knowledge base of intrusion detection data is constructed based on the calculated relation analysis data(S5).
Abstract translation: 目的：提供一种用于分析与攻击的关系的方法及其记录介质，以通过将入侵防止数据构建到知识库以灵活地使用网络并执行一个或多个关于当前执行的攻击的关于当前执行的攻击的各种统计和可能的分析数据 攻击关系分析。 构成：检查是否频繁且连续地产生相同的攻击（S1）。 分析类似的攻击行为并测量相似的频率（S2）。 分析攻击的延迟（S3）。 在统计上估计下一次攻击和攻击方法的可能性（S4）。 根据分析结果计算关于生成的攻击的关系分析数据。 基于计算出的关系分析数据构建入侵检测数据的知识库（S5）。
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公开(公告)号：KR100306745B1
公开(公告)日：2002-05-18
申请号：KR1019980048235
申请日：1998-11-11
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/625
Abstract: 본 발명은 RAC을 사용하는 하프-밴드 서브밴드 DCT/IDCT 회로에 관한 것으로 특히, 저전송율 영상신호용 8x8 DCT/IDCT 장치 및 그 방법을 제공하기 위한 것이다. 본 발명은, 입력 및 전치메모리의 출력을 순차병렬 변환기로 선택적으로 공급해 주는 하나의 멀티플랙서, 8개의 레지스터로 이루어지는 순차병렬 변환기, 3개의 RAC로 구성되는 분산 산술연산 장치, 각각 4개의 레지스터로 이루어지는 레지스터 뱅크 A 및 B, 레지스터 뱅크 A 및 B와 가/감산기로 이루어지는 버터플라이, 버터플라이의 출력을 입력받아 순차병렬 변환기 입력단의 멀티플렉서 및 출력측으로 공급해 주는 전치메모리로 구성되고, 상기 순차병렬 변환된 데이타를 RAC에서 입력받아 행 단위로 매트릭스-벡터 멀티플리케이션을 수행하되, 4-포인트 순방향 DCT처리시에는 하나의 RAC에서, 8-포인트 IDCT 처리시에는 상기 하나의 RAC과는 다른 두개의 RAC에서 각기 4-포인트씩 데이타를 나누어 매트릭스-벡터 멀티플리케이션을 수행하여 그 결과는 레지스터� ��크_A와, 레지스터 뱅크_B에 차례로 저장하는 것을 특징으로 한다.
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公开(公告)号：KR1019990053400A
公开(公告)日：1999-07-15
申请号：KR1019970073023
申请日：1997-12-24
IPC: H04L12/28
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 ATM 호스트 어뎁팅 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 ATM 호스트에서 소정 주기마다 순간적으로 셀을 가산하여 공유 매체상의 트래픽 특성을 손상시키는 현상을 막을 수 있는 ATM 호스트 어뎁팅 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 패킷 정보, 수신 셀 및 파라미터를 저장하고 있는 저장수단; 시스템 접속수단과, 마스터수단과, 슬레이브수단과, 프로세싱수단과, 정합수단과, 접속수단과, 중재수단을 갖는 망접속 조절수단; 및 상기 저장수단과 망 접속 조절수단을 접속하는 부접속수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 일반적인 ATM 호스트 뿐만 아니라, 소규모 공유 매체 형태의 ATM 망에 접속된 ATM 장치에도 채용하는데 이용됨.-
Patent Agency Ranking
公开(公告)号：KR100194604B1
公开(公告)日：1999-06-15
申请号：KR1019960052615
申请日：1996-11-07
IPC: H04L12/56
Abstract: 본 발명은 광대역 종합정보 통신망하에서 가정 및 소규모 사업장에 광대역 서비스를 제공하고자 링 형태로 가입자 망을 구축할 경우 발생하는 유동셀을 제거하는 장치 및 방법에 관한 것으로서, 종래 광대역 종합정보 통신망의 구축이 댁내망이나 직접 가입자에게 서비스를 제공하기 위한 장치의 개발보다는 국가 기간망에 적용될 대규모 스위치 개발 및 사설망이나 다수의 지역에 광대역 서비스를 제공하기 위한 중규모 이상의 장치 개발에 중점을 둠으로써 대부분 스위치 개발 및 사설망이나 대용량의 입·출력을 요구하는 지역간 트래픽 송·수신의 사용에는 적합하나 직접 서비스를 사용하는 가정내에서나 소규모로 운영하는 사업장에서 사용하기는 링이나 버스 구조의 멀티엑세스 형상과 비교할 때 불리한 요인들이 존재함으로써, 본 발명은 셀 헤� ��내의 일반흐름제어 필드를 링 형상의 각 단말이 망 종단 장치에게 통보없이 전원을 차단(off)하거나 비정상적인 동작으로 인하여 유동 셀이 발생할 경우 이를 제거하는 수단으로 사용함으로써, 특히 가정내에서 비동기 전송모드(ATM) 서비스를 제공할 경우 자주 발생하는 전원 차단시에 불필요한 셀이 링의 대역폭을 점유하는 것을 효율적으로 차단할 수 있을 뿐만 아니라 연결 관리 측면에서 링 상에 존재하는 연결을 용이하게 제어하는 방법을 제공한다.
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公开(公告)号：KR1019990024516A
公开(公告)日：1999-04-06
申请号：KR1019970045656
申请日：1997-09-03
Applicant: 한국전자통신연구원
IPC: G06F19/00
Abstract: 이산여현변환(DCT:discrete cosine transform)은 영상신호를 공간영역의 정보에서 주파수 영역의 정보로 변환시키거나 반대로 주파수 영역의 정보를 공간영역의 정보로 변환시켜, 영상신호의 압축과 복원처리와 같은 응용분야에 많이 사용되는 기술이다. 이산여현변환(DCT)은 많은 계산량이 요구되기 때문에 고속으로 동작할 수 있어야 하고, 또한 휴대용 기기와 같은 분야에 사용하기 위해서는 전력소비가 적어야 하므로 반도체 칩으로 구현시 실리콘 면적의 절감을 기할 수 있는 구조를 필요로 한다.
따라서, 본 발명은 행렬치환용 전치메모리(transposition memory)와 하나의 일차원(1-dimensional) 이산여현변환 장치를 사용하여, 영상신호의 압축과 복원처리에 사용되는 이차원(2-dimensional) 이산여현변환기를 구현하는 방법에 관한 것이다.
본 발명에서 제안한 방법을 이용하면 반도체 회로 구현시 기존의 방법에 비해 회로 규모를 축소할 수 있기 때문에 실리콘 비용을 감소시키고, 구성 회로의 처리 지연시간을 줄임으로써 이차원 이산여현변환 장치의 성능을 향상시키는 효과를 얻을 수 있다.-
公开(公告)号：KR100175358B1
公开(公告)日：1999-04-01
申请号：KR1019950051476
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: G06F11/30
Abstract: 본 발명은 고속화를 위한 연산기의 상태 플래그 검출회로에 관한 것으로, 연산기와 상태 플래그를 검출하는 예외검출기 등을 포함하는 상태 플래그 검출회로에 있어서, 상기 연산기와 병렬로 연결되어 상기 연산기의 입력신호를 2그룹으로 분할하여 상위비트는 단순 0플래그 검출 및 캐리를 더한 값의 0플래그를 검출하고, 하위비트는 0플래그와 캐리를 검출하며, 하위비트의 캐리에 의해 상위비트의 0플래그 검출을 선택하여 상하위비트 0플래그를 앤드조합하도록 구성하므로써, 상태 플래그를 빠른 타이밍에서 얻는 것이 가능하여 연산기 전체의 처리시간을 단축할 수 있고, 이에 따라 종래의 방법에 비하여 20% 정도의 속도개선효과로 마이크로프로세서나 DSP 등의 연산처리 속도개선에 적용할 수 있다.
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公开(公告)号：KR1019980084064A
公开(公告)日：1998-12-05
申请号：KR1019970019683
申请日：1997-05-21
Applicant: 한국전자통신연구원
IPC: G06F7/50
Abstract: 본 발명은 리던던트 2진(redundant binary) 가산기 회로에 관한 것으로, 일반 2진 가산기에 비해 회로규모가 커지는 단점을 해결하기 위해 회로블럭 공동화 기술을 적용한 리던던트 2진 가산기의 새로운 구성에 대한 것이다.
본 발명은 회로규모 삭감의 새로운 방안으로서, 기능 블럭의 논리회로를 가능한 한 공동화 하는 것을 시도하였다. 즉, 리던던트 2진 가산에서는 2 비트를 써서 {-1, 0, 1}의 3개 값을 표현하고 있는데, 이 2 비트를 싸인 비트(sign bit)와 벨류 비트(value bit)로 나타내는 새로운 부호화 방법을 적용한다. 그리고, 싸인 비트에 착안하면, 리던던트 2진 가산 원리에 의해 리던던트 2진의 {0}으로 표현된 값은 2진의 0, 1 어느 쪽이라도 좋기 때문에 돈케어(don't care)로 할 수 있다. 이에 의해 각 기능블럭의 논리회로들을 공동화 할 수 있어 회로를 간단히 할 수 있고, 부동소수점 연산의 고속화에 적용할 수 있다. -
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