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公开(公告)号：KR1020030045987A
公开(公告)日：2003-06-12
申请号：KR1020010075929
申请日：2001-12-03
IPC: H04L12/863
CPC classification number: H04L49/9057 , H04L47/39 , H04L47/50 , H04L47/527
Abstract: PURPOSE: A device of scheduling packets by using a credit-based round robin and a method therefor are provided to control speed by using ACs(Available Credits) of each connection, and to service arriving packets according to states of the ACs, thereby improving fairness and low latency. CONSTITUTION: A packet pool(33) stores inputted packets. A token queue(35) stores connection IDs of the inputted packets stored in the packet pool(33), RCs(Round Numbers) of connections, and tokens having serviced credit values. A connection manager(34) transmits the inputted packets to the packet pool(33), reads the stored packets of the packet pool(33), and generates the connection IDs, the RNs, and the tokens having the serviced credit values. The connection manager(34) transmits the generated connection IDs, the RNs, and the tokens to the token queue(35), and services the packets of the packet pool(33) designated by the tokens stored in the token queue(35).
Abstract translation: 目的：通过使用基于信用的轮询及其方法来调度数据包的装置，通过使用每个连接的AC（可用信用）来控制速度，并根据AC的状态对到达的包进行服务，从而提高公平性 和低延迟。 构成：分组池（33）存储输入的分组。 令牌队列（35）存储存储在分组池（33）中的输入分组的连接ID，连接的RC（Round Number）以及具有服务信用值的令牌。 连接管理器（34）将输入的分组发送到分组池（33），读取存储的分组池（33）的分组，并生成具有服务信用值的连接ID，RN和令牌。 连接管理器（34）将生成的连接ID，RN和令牌发送到令牌队列（35），并且对存储在令牌队列（35）中的令牌指定的分组池（33）的分组进行服务。
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公开(公告)号：KR100373333B1
公开(公告)日：2003-02-25
申请号：KR1019990031698
申请日：1999-08-02
IPC: H04L1/00
Abstract: PURPOSE: An error detector of ATM cell synchronous signal is provided to detect the error of a cell synchronizing signal in consideration of the error detection against the jitter of the signal as well as the error detection results due to the efficiency of the metastability of components CONSTITUTION: The error detector of ATM cell synchronous signal comprises an inphase clock cell synchronizing retimer(21), a negative phase clock cell synchronizing retimer(26), an inphase clock cell synchronizing error detector(23), a negative phase clock cell synchronizing error detector(28) and a cell synchronizing error detector(25). The retimer(21) performs the retiming operations of n times against the cell synchronous matched to an inphase clock. The retimer(26) performs the retiming operations of n times against the cell synchronous matched to a negative clock. The error detector(23) detects the error of a cell synchronizing signal retimed to the inphase clock to output an inphase clock cell synchronizing error signal. The error detector(28) detects the error of a cell synchronizing signal retimed to the negative phase clock to output a negative phase clock cell synchronizing error signal. The cell synchronizing error detector(25) decides when the values of the error signals are alternatively output as the error of the cell synchronizing signal.
Abstract translation: 目的：提供一种ATM信元同步信号的错误检测器，用于考虑信号抖动的错误检测以及由于部件亚稳效率的错误检测结果而检测信元同步信号的错误。CONSTITUTION ：ATM信元同步信号的差错检测器包括同相时钟信元同步重定时器（21），反相时钟信元同步重定时器（26），同相时钟信元同步差错检测器（23），反相时钟信元同步差错检测器 （28）和一个小区同步误差检测器（25）。 重定时器（21）针对与同相时钟同步的小区执行n次重定时操作。 重定时器（26）针对与负时钟匹配的小区同步执行n次重定时操作。 错误检测器（23）检测重新定时到同相时钟的信元同步信号的错误，以输出同相时钟信元同步错误信号。 错误检测器（28）检测重定时到负相时钟的信元同步信号的错误，以输出负相时钟信元同步错误信号。 信元同步错误检测器（25）决定何时将错误信号的值交替地输出作为信元同步信号的错误。
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公开(公告)号：KR1020020054207A
公开(公告)日：2002-07-06
申请号：KR1020000083176
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/933 , H04L12/721
CPC classification number: H04L49/1561 , H04L45/124 , H04L49/1553
Abstract: PURPOSE: A dividing coupling packet switching apparatus is provided to enable information exchange by one hop switching in a next-generation packet network through an arbitration technique having a high processing rate by using a space priority designated by queues for use of an internal link. CONSTITUTION: A distribution terminal(1100) has a general CLOS switch fabric structure and consists of i number of M1i x n1 unit switch modules(1110-1130). A switching terminal(1200) consists of j number of m2 x n2 unit switch modules(1210-1230). A coupling terminal(1300) consists of I number of m3 x n31 unit switch modules(1310-1330). Connection links(1510,1610) connect the distribution terminal(1100) and the switching terminal(1200) as well as the switching terminal(1200) and the coupling terminal(1300). One queue is provided as many as the number of one m3 x n31 unit switch modules(1310-1330) existing in the coupling terminal(1300) inside the i number of mli x n1 unit switching modules(1110-1130). Though the switch fabric internal connection are made by links(1510,1610) having two type of uniform characteristics, subscriber terminals with various speeds and network interfacing units are directly received outside the switch fabric, so that information exchange can be possible by one hop switching.
Abstract translation: 目的：提供一种划分耦合分组交换装置，通过使用由内部链路使用的队列指定的空间优先级，通过具有高处理速率的仲裁技术，实现下一代分组网络中的一跳切换的信息交换。 构成：配电终端（1100）具有一般的CLOS交换矩阵结构，由i个M1i×n1单元交换模块（1110-1130）组成。 开关端子（1200）由j个m2×n2单元开关模块（1210-1230）组成。 耦合端子（1300）由I个m3×n31个单元开关模块（1310-1330）组成。 连接链路（1510,1610）连接分配终端（1100）和切换终端（1200）以及切换终端（1200）和耦合终端（1300）。 提供与i个mli×n1单元交换模块（1110-1130）内的耦合端子（1300）中存在的一个m3×n31单元交换模块（1310-1330）的数量一样多的一个队列。 虽然交换结构内部连接由具有两种均匀特性的链路（1510,1610）构成，但是具有各种速度的用户终端和网络接口单元直接在交换结构外部接收，从而可以通过一跳切换来进行信息交换 。
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公开(公告)号：KR1019990050549A
公开(公告)日：1999-07-05
申请号：KR1019970069681
申请日：1997-12-17
IPC: H05K7/20
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
히트싱크 실장장치
2. 발명이 해결하려고 하는 기술적 요지
본 발명은 고정나사와 같은 별도의 고정수단없이 대형 히트싱크를 PCB에 간단히 탈착할 수 있으며, 전자부품에 무리한 힘이 가해지지 않도록 하며, 기계적인 응력이 고루 분산되도록 한 히트싱크 실장장치를 제공함에 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은 인쇄회로기판상에 장착된 전자부품의 상면에 저부가 접촉하여 상기 전자부품에서 발생된 열을 냉각하며, 저부 양단면에 칼날이 돌출되게 구비된 히트싱크; 및 일측은 상기 히트싱크의 칼날면과 대응되는 위치의 인쇄회로기판상면에 장착되어 상기 실장용 칼날에 가압력을 제공하여 히트싱크를 고정하는 가압수단을 포함하는 히트싱크 실장장치를 제공한다.
4. 발명의 중요한 용도
PCB상의 전자부품에 균일한 압력을 제공하면서 별도의 고정수단없이 히트싱크가 탈착가능하게 장착되는 것임.-
公开(公告)号：KR100194815B1
公开(公告)日：1999-06-15
申请号：KR1019960062136
申请日：1996-12-05
IPC: H04L12/56
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
비동기전달모드 셀 교환장치.
2. 발명이 해결하려고 하는 기술적 과제
스위치 셀 버퍼의 큐 대기량을 이용하여 셀순서 역전현상을 방지하고, 인입시간을 정확히 예측하여 셀 지연시간을 대폭적으로 감소시키고자 함.
3. 발명의 해결방법의 요지
다수의 입력단에서 인입된 셀들을 다수의 출력단으로 스위칭 시, 공통버퍼에 저장된 셀의 주소를 저장하는 수단의 큐 길이 정보를 출력되는 셀의 특정 영역에 부가하는 다수의 전단 스위칭수단; 및 상기 다수의 전단 스위칭수단으로 부터 입력된 셀로부터 큐 길이 정보를 추출하여 기준시간정보와 상기 추출한 큐 길이 정보를 이용하여 셀의 갯수를 나타내는 정보와 셀의 수신 완료 시간정보를 생성하고, 기준시간정보와 수신완료 시간정보를 비교하여 공통버퍼에 저장된 셀의 주소정보를 수신된 셀의 갯수정보만큼 읽어내어 출력되는 셀들의 순서를 재정렬하는 다수의 후단 스위칭수단을 구비함.
4. 발명의 중요한 용도
ATM 스위칭 시스템에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019980015393A
公开(公告)日：1998-05-25
申请号：KR1019960034693
申请日：1996-08-21
IPC: H04L12/801 , H04L12/26 , H04L12/70
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
셀 위상 정렬장치.
2. 발명이 해결하려고 하는 기술적 과제
시간에 따라 변하는 서로 다른 위상을 가지고 다수의 전달 경로를 통하여 입력되는 셀들을 기준 위상에 정렬시키기 위한 셀 위상 정렬장치를 제공하고자 함.
3. 발명의 해결방법의 요지
원격지 셀 위상과 자체 셀 위상을 비교하여 출력된 선택제어신호에 따라 원격지 셀 정보를 시간적으로 가변하여 출력하는 원격지 셀 지연수단과, 상기 원격지 셀 지연수단으로 부터 인입되는 지연된 원격지 셀 데이타를 저장하여 외부로부터 입력된 자체 셀 타이밍을 이용하여 출력하는 셀 정렬수단, 및 지연된 원격지 셀 타이밍과 확장된 자체 셀 타이밍을 비교하여 상기 원격지 셀 지연수단에 셀 지연값을 결정하기 위한 선택제어신호를 출력하는 셀 위상 비교수단을 구비함.
4. 발명의 중요한 용도
초고속 셀 처리장치의 셀 정렬기에 이용됨.-
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公开(公告)号：KR1019960020142A
公开(公告)日：1996-06-17
申请号：KR1019940031593
申请日：1994-11-28
IPC: H04L12/20
Abstract: 본 발명은 전송속도가 다른 종합정보통신망의 표준화된 프레임인선로 프레임과 자체적으로 정의된 자체 프레임을 정합하도록 한 디지틀 데이타 속도 정합용 선입 선출 메모리 장치에 관한 것으로, 데이터 입력용 신호(fifo-write)와 데이타 출력용 신호(fifo-read)를 단순화하는 펄스 발생부(12)와, 상기 펄스 발생부(12)로 부터 제어용 쓰기 신호 및 읽기 신호에 따라 데이타(data-in(17 : 0))를 출력단자(data-out(17 : 0))에 재배치하는 제어로직 및 레지스터(13)와, 상기 제어로직 및 레지스터(13)의 재배치된 레지스터 상태를 저장하는 상태 레지스터(14)와, 동기클럭(sys-clk)을 상기 펄스 발생부(12), 제어로직 및 레지스터(13) 및 상태 레지스터(14)에 제공하기 위한 동기부(11)를 구비하는 것을 특징으로 하여, 정보 전송속도가 다른 각각의 프레임을 상위 계층 기능 처리부로 달할 수 있고, 집적 회로화가 용이한 효과가 있다.
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公开(公告)号：KR1019950007835B1
公开(公告)日：1995-07-20
申请号：KR1019900021804
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H03D7/02
Abstract: The balanced mixer comprises two input ports for inputting a high frequency signal and a local oscillation frequency signal respectively, a phase adjusting means for distributing an electric power of the respective signal and adjusting its phase to receive the high frequency signal and the local oscillation frequency signal. The quasi active bias circuit comprises a middle frequency signal generator including two diodes which are connected to two output ports and generate the respective DC power supply with other polarity, for generating the middle frequency signal respectively provided from the phase adjusting means, a signal collector for collecting the generated middle frequency signal, and a common resistor arranged between the middle frequency signal generator and the signal collector to form a single closed circuit path of the DC power supply.
Abstract translation: 平衡混频器包括分别输入高频信号和本地振荡频率信号的两个输入端口，用于分配各个信号的电力并调节其相位以接收高频信号和本地振荡频率信号的相位调整装置 。 准有源偏置电路包括一个中频信号发生器，它包括两个二极管，两个二极管连接到两个输出端口并产生具有其他极性的相应的直流电源，用于产生分别由相位调整装置提供的中频信号， 收集产生的中频信号，以及配置在中频信号发生器和信号收集器之间的公共电阻器，以形成直流电源的单个闭合电路路径。
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