公开(公告)号：KR100112498B1

公开(公告)日：1997-02-26

申请号：KR1019940007775

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  오길록

IPC: G06F13/14

公开(公告)号：KR1019960015591B1

公开(公告)日：1996-11-18

申请号：KR1019940007773

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  임기욱

IPC: G06F13/38

Abstract: a register selective signal path control interface part(7) for outputting to a function control core part(6) by receiving and multiplexing a register selective signal(C,D) from a processor part(2) and a responder part(3) according to a control status signal(G); a data path control interface part(8) for outputting to the function control core part(6) by receiving and multiplexing a data signal(E,F) from the processor part(2) and the responder part(3) according to the control status signal(G); and a function control core part(6) for outputting an address signal(L) and a time information signal(M) needed in an information storing part(5).

Abstract translation: 一个寄存器选择信号路径控制接口部分（7），用于通过从处理器部分（2）和应答器部分（3）接收和复用寄存器选择信号（C，D），并输出到功能控制核心部分（6） 控制状态信号（G）; 数据路径控制接口部分（8），用于根据控制信号从处理器部分（2）和应答器部分（3）接收和复用数据信号（E，F），并输出到功能控制核心部分 状态信号（G）; 以及用于输出信息存储部分（5）中所需的地址信号（L）和时间信息信号（M）的功能控制核心部分（6）。

公开(公告)号：KR1019960009670B1

公开(公告)日：1996-07-23

申请号：KR1019940007772

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  심원세

IPC: G06F13/38

Abstract: 1st logic combining circuit(1) for generating signals responding to data, bus state and mask signals; 2nd logic combining circuit(4) for generating SAT1; 1st/(2nd) logic(12) for performing a logic operation with Aarb./(1st flip flop signal); 1st/(2nd) flip flop(13/15) for storing 1st/(2nd) logic output; 3rd/(4th) logic(16,18) for performing a logic operation by receiving a data signal and 2nd flip flop signal/(Aack); 5th logic(20) for generating SAT2 by receiving 4th logic output, Aack and Dack.

Abstract translation: 用于产生响应于数据，总线状态和掩码信号的信号的第一逻辑组合电路（1） 用于产生SAT1的第二逻辑组合电路（4） 用于执行具有Aarb./（第一触发器信号）的逻辑运算的第一/（第二）逻辑（12）; 用于存储第1 /（2）个逻辑输出的第1 /（第2）触发器（13/15） 用于通过接收数据信号和第二触发器信号/（Aack）来执行逻辑操作的第3 /（4）逻辑（16,18）; 用于通过接收第四逻辑输出Aack和Dack产生SAT2的第五逻辑（20）。

公开(公告)号：KR1019950029960A

公开(公告)日：1995-11-24

申请号：KR1019940007772

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  심원세

IPC: G06F13/38

Abstract: 본 발명은 파이프 라인드 시스템 버스(Highly Pipelined Bus 또는 Hihgly Pipelined Pulus Bus)에서 정의된 어드레스 기본 주기(address cycle), 데이타 기본 주기(data cycle), 어드레스 데이타 기본주기(address data cycle)를 트리거 조건으로 설정하여 읽기 동작이나 쓰기 동작등을 의미있는 트랜잭션(transaction)단위로 검색할 수 있도록 지원하여 사용자에게 유용한 버스정보를 제공할 수 있도록 하는데 목적이 있는 것으로, 시스템버스의 한 클럭동안에 구동되는 데이타를 대상으로 트리거 조건을 지원하여 동일 클럭에 구동되는 데이타 검색에 용이하도록 하는 버스 클럭 트리거 조건과 시스템 버스의 기본주기(cycle)나 트랜잭션 동안에 구동되는 데이타를 대상으로 어드레스 기본주기 트리거, 데이타 기본 주기 트리거, 어드레스 데이타 기본주기 트리거 및 어드레스 기본주기 + 데이타 기본 주기 트리거(읽기 트랜잭션)를 포함하는 트리거 조건을 지원하여 읽기 동작이나 쓰기 동작 등과 같이 의미있는 버스동작의 검색에 용이하도록 하는 버스 트랜잭션 트리거 조건을 지원한다.

公开(公告)号：KR1019950029952A

公开(公告)日：1995-11-24

申请号：KR1019940007775

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  송용호 ,  기안도 ,  오길록

IPC: G06F13/14

Abstract: 본 발명은 파이프라인드 버스를 사용하는 고속중형 다중처리 시스템의 버스정보 처리기에 관한 것으로서, 종래에 비동기식 버스 점유형의 버스상태 분석기나 동기식 파이프라인드HiPi-버스(Highly Pipelined Bus) 전용 버스상태 분석기를 고속중형 다중처리 시스템에 직접 사용할 수 없는 문제점을 해결하기 위하여, 본 발명은 클럭을 입력으로 받아 각 제어신호를 생성하여 공급하는 클럭 제어생성부(12)와, 상기 제어신호로부터 시스템 버스(5)의 데이타를 정보 저장부(8)와 기능제어부(9) 그리고 응답기부(11)로 전송하고, 이 응답기부(11)로부터의 제어신호에 의해서 정보 저장부(8)의 데이타를 시스템버스(5)에 구동하는 버스정합부(7)와, 상기 데이타의 검색 및 시스템버스(5) 성능에 관한 자료를 제공하는 기능제어부(9)와, 사용자와의 통신경로를 제공하여 사용 의 요청에 따라 상기 기능제어부(9)와 상기 정보 저장부(8)를 제어하는 프로세서부(10)와, 상기 버스정합부(8)로 부터 전송된 데이타를 해석하여 상기 기능제어부(9)의 레지스터를 제어하고, 상기 기능제어부(9)에 검색명령을 지시하며, 상기 정부저장부(8)에 저장된 데이타를 읽어 상기 버스 정합부(7)에 전송하므로써 버스정합부(7)로 하여금 시스템버스에 유효데이타를 구동시키도록 하는 응답기부(11)를 제공함으로써 고속중형 다중처리 시스템에 보다 적합하게 사용할 수 있는 효과를 제공한다.

公开(公告)号：KR1019950011059B1

公开(公告)日：1995-09-27

申请号：KR1019920025396

申请日：1992-12-24

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  한종석 ,  윤석한 ,  오길록

IPC: G06F15/16

Abstract: The system commonly uses a common data without data collision in multiple processor systems. The device includes a decoder(7) which outputs an arbitration request signal from data bus(2) and slot(6), a priority encoder(8) which determines a priority signal of input signals through an arbitration bus(4), a comparator(9) which outputs an output signal of priority encoder(8), and a pairness detection circuit(13) which examines an arbitration request signal from a decoder(7). The pairness detection circuit (13) has a logic means of arbitration request signal.

Abstract translation: 该系统通常在多个处理器系统中使用没有数据冲突的公共数据。 该设备包括从数据总线（2）和时隙（6）输出仲裁请求信号的解码器（7），通过仲裁总线（4）确定输入信号的优先级信号的优先编码器（8），比较器 （9），其输出优先编码器（8）的输出信号，以及成对检测电路（13），其从解码器（7）检查仲裁请求信号。 配对检测电路（13）具有仲裁请求信号的逻辑装置。

公开(公告)号：KR1019950012234A

公开(公告)日：1995-05-16

申请号：KR1019930020766

申请日：1993-10-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  기안도 ,  송용호 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 파이프라인드 버스에서 임의의 가변 블럭을 전송하는 방법으로 특히 상기 파이프라인드 버스에서 임의 크기의 가변 블럭을 전송하기 위한 전송 신호선(14)을 부가하여 블럭 전송을 개선한 버스 프로토콜에 관한 것이다.
파이프라인드 버스(5)는 어드레스 버스와 데이타 버스가 분리되어 있어 각 버스를 사용하고자 할때 중재 규칙에 따라 버스사용권을 획득한 후 사용해야 하므로 각 기본주기에는 중재 사이클이 선행되지만 단 한번의 중재로 연속된 데이타 블럭을 전송하기 위한 버스사용권을 획득한 요청기(6) 또는 응답기(7)가 데이타 전송이 끝날 때까지 중재금지신호선 즉 WRINH*신호선(12)과 DBINH*신호선(13)을 구동시켜 다음 사이클에서 중재가 일어나지않게하고 임의 크기의 데이타 블럭 전송을 가변적으로 수행하기 위한 sn비트의 가변 블럭 전송 신호선(14) (VBT)을 부가하여 요청기(6)는 전송할 데이타 블럭의 크기를 상기 sn비트의 가변 블럭 전송 신호선(14)에실어응답기(7)는 상기 sn가변 블럭전송신호선을 보고 데이타 블럭을 요청기에 전송하는 일련의 동작을 수행한다.

公开(公告)号：KR1019940015815A

公开(公告)日：1994-07-21

申请号：KR1019920025396

申请日：1992-12-24

Applicant: 한국전자통신연구원

Inventor： 기안도 ,  한종석 ,  윤석한 ,  오길록

IPC: G06F15/16

Abstract: 본 발명은 공유자원을 충돌없이 사용하기 위해서 필요한 중재에서 구동되어 있는 중재요청신호의 갯수를 점검하여 중재에 참가하는 시기를 결정함으로써 단순히 우선순위만을 사용할 때 발생하는 편중된 중재결과를 보다 공평하게 하는 다중프로세서 시스템의 중재기에 관한 것이다.