公开(公告)号：WO2009044237A1

公开(公告)日：2009-04-09

申请号：PCT/IB2007/055366

申请日：2007-10-03

Applicant: STMICROELECTRONICS CROLLES 2 SAS ,  FREESCALE SEMICONDUCTOR, INC. ,  BOROT, Bertrand ,  ZECRI, Michel

Inventor： BOROT, Bertrand ,  ZECRI, Michel

IPC: G11C17/16 ,  G11C17/18

CPC classification number: G11C17/16 ,  G11C17/18

Abstract: The invention concerns programmable anti-fuse circuitry comprising at least one anti-fuse cell comprising a first anti-fuse device coupled between a supply voltage and a first node and a second anti-fuse device coupled between the first node and a ground voltage, and control logic coupled to the first node and arranged to generate a programming voltage having one of at least a first voltage level for breaking-down the first anti-fuse device but not the second anti-fuse device and coupling the first node to the supply voltage; and a second voltage level for breaking-down the second anti-fuse device but not the first anti-fuse device and coupling the first node to the ground voltage.

Abstract translation: 本发明涉及可编程反熔丝电路，其包括至少一个反熔丝电池，其包括耦合在电源电压和第一节点之间的第一反熔丝器件和耦合在第一节点和接地电压之间的第二反熔丝器件，以及 控制逻辑耦合到第一节点并被布置成产生具有至少第一电压电平中的至少第一电压电平的编程电压，用于分解第一反熔丝器件而不是第二反熔丝器件，并将第一节点耦合到电源电压 ; 以及用于分解第二反熔丝器件而不是第一反熔丝器件并将第一节点耦合到接地电压的第二电压电平。

公开(公告)号：WO2008023215A1

公开(公告)日：2008-02-28

申请号：PCT/IB2006/003085

申请日：2006-08-23

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  STMICROELECTRONICS (CROLLES 2) SAS ,  FARKAS, Janos ,  CALVO-MUNOZ, Maria-Luisa ,  PETITDIDIER, Sebastien

Inventor： FARKAS, Janos ,  CALVO-MUNOZ, Maria-Luisa ,  PETITDIDIER, Sebastien

IPC: B08B3/08 ,  H01L21/00 ,  H01L21/02 ,  C11D3/20 ,  C11D3/04

CPC classification number: C11D3/044 ,  C11D3/2068 ,  C11D3/2082 ,  C11D3/2086 ,  C11D3/33 ,  C11D11/0047 ,  H01L21/02074

Abstract: A post-CMP rinse formulation for use in semiconductor processing, characterised in that the formulation is free or essentially free of triazole species and contains: (i) a surfactant comprising a polyalkylene glycol and/or polyoxymethylene (POM); and (ii) a complexing agent selected from one or more of ammonia, EDTA, EDDHA and an organic acid, including salts and derivatives thereof.

Abstract translation: 一种用于半导体加工的后CMP冲洗制剂，其特征在于所述制剂游离或基本上不含三唑物质，并且包含：（i）包含聚亚烷基二醇和/或聚甲醛（POM）的表面活性剂; 和（ii）选自氨，EDTA，EDDHA和有机酸中的一种或多种的络合剂，包括其盐和衍生物。

公开(公告)号：WO2007093741A2

公开(公告)日：2007-08-23

申请号：PCT/FR2007/050798

申请日：2007-02-14

Applicant: STMICROELECTRONICS CROLLES 2 SAS ,  MAZOYER, Pascale ,  BOSSU, Germain

Inventor： MAZOYER, Pascale ,  BOSSU, Germain

CPC classification number: H01L29/7841 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7923

Abstract: L'invention concerne un transistor MOS comprenant un prolongement conducteur (10) de sa région de source, isolé (11) de son substrat, et s 'étendant partiellement sous son canal.

Abstract translation: 本发明涉及一种MOS晶体管，其包括其源极区域的导电延伸部（10），与其衬底隔离并且部分地在其沟道下方延伸。

公开(公告)号：WO2007017613A1

公开(公告)日：2007-02-15

申请号：PCT/FR2006/050790

申请日：2006-08-07

Applicant: STMICROELECTRONICS CROLLES 2 SAS ,  CORONEL, Philippe ,  BUSTOS, Jessy ,  WACQUEZ, Romain

Inventor： CORONEL, Philippe ,  BUSTOS, Jessy ,  WACQUEZ, Romain

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L29/42392 ,  H01L29/66772

Abstract: L'invention concerne un procédé de fabrication d'un transistor à nanodoigts semiconducteurs en parallèle, comprenant les étapes suivantes : former une couche monocristalline d'un matériau semi-conducteur (5) sur une couche d'un matériau sous-jacent (4) sélectivement gravable par rapport à cette couche mono-cristalline ; graver des cloisons parallèles (12) dans la couche monocristalline (5) et dans la couche (4) sous-jacente, et poursuivre la gravure pour évider une partie de ladite couche d'un matériau sous-jacent ; remplir l'intervalle (11) entre les cloisons et la partie évidée d'un premier matériau isolant (16) ; délimiter une partie centrale des cloisons, et éliminer le premier matériau isolant autour de la partie centrale de la couche monocristalline (5), d'où il résulte qu'un doigt (21) dudit matériau semiconducteur est formé ; et remplir et revêtir la partie centrale d'un matériau conducteur (29).

Abstract translation: 本发明涉及一种制造包含平行半导体纳米装置的晶体管的方法。 本发明的方法包括以下步骤：在可以相对于单晶层选择性地蚀刻的下层材料（4）的层上形成半导体材料（5）的单晶层; 蚀刻单晶层（5）和下层（4）中的平行隔板（12），并继续进行所述蚀刻操作，以便镂空部分下层材料; 用第一绝缘材料（16）填充隔板和镂空部分之间的间隙（11）; 限定隔板的中心部分，并且从单晶层（5）的中心部分周围去除第一绝缘材料，从而形成半导体材料的手指（21）; 并用导体材料（29）填充和涂覆中心部分。

公开(公告)号：WO2016207495A1

公开(公告)日：2016-12-29

申请号：PCT/FR2015/051740

申请日：2015-06-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  UNIVERSITE PARIS DIDEROT

Inventor： CROSNIER, Guillaume ,  RAINERI, Fabrice ,  RAJ, Rama ,  MONNIER, Paul

IPC: H01S5/026 ,  H01S5/042 ,  H01S5/12 ,  H01S5/22 ,  H01S5/343

CPC classification number: H01S5/0425 ,  B82Y20/00 ,  G02F2201/063 ,  G02F2202/32 ,  H01S5/026 ,  H01S5/0422 ,  H01S5/1032 ,  H01S5/105 ,  H01S5/1067 ,  H01S5/22 ,  H01S5/34373

Abstract: L'invention concerne un nanolaser à semi-conducteurs comprenant une nervure comportant un empilement de couches dans lequel des couches centrales (33, 34, 35) formant un ensemble de puits quantiques sont disposées entre une couche inférieure (32) d'un premier type de conductivité et une couche supérieure (36) d'un deuxième type de conductivité, des trous (42) étant percés sur toute l'épaisseur de la nervure, dans lequel la couche inférieure comporte des premiers prolongements (38, 40) qui s'étendent latéralement de part et d'autre de la nervure, et qui sont revêtus de premières métallisations (42, 44) distantes de la nervure; et l'empilement comporte des seconds prolongements (45, 46) qui s'étendent longitudinalement au-delà de ladite nervure, et qui sont revêtus de deuxièmes métallisations (47, 48).

Abstract translation: 本发明涉及一种半导体纳米激光器，其包括包括一叠层的肋，其中形成一组量子阱的堆叠中心层（33,34,35）放置在第一导电类型的下层（32）和 第二导电类型的上层（36），另外通过肋的厚度钻出孔（42），其中下层包括在肋的任一侧横向延伸的第一延伸部（38,40），并且 涂覆有远离肋的距离的第一金属化层（42,44），并且堆叠包括纵向延伸超过所述肋的第二延伸部（45,46），并且涂覆有第二金属化层（47,48） 。

公开(公告)号：WO2016142588A1

公开(公告)日：2016-09-15

申请号：PCT/FR2015/050555

申请日：2015-03-06

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  UNIVERSITE PARIS SUD

Inventor： PROST, Mathias ,  EL KURDI, Moustafa ,  BOUCAUD, Philippe ,  BOEUF, Frédéric

IPC: H01S5/02 ,  H01S5/32 ,  H01S5/227

CPC classification number: H01S5/3223 ,  H01S5/021 ,  H01S5/0424 ,  H01S5/2275 ,  H01S5/3086 ,  H01S5/3202

Abstract: L'invention concerne un procédé de formation d'un guide d'onde germanium comprenant les étapes suivantes: prévoir un substrat (1) de silicium de type P revêtu d'une couche de germanium (3) fortement dopée du type N et d'une première couche de silicium (5) dopée de type N; former des tranchées (7) pénétrant dans le substrat pour former en superposition une bande de substrat, une bande de germanium et une première bande de silicium (5); et revêtir l'ensemble de la structure d'une couche de nitrure de silicium (9).

Abstract translation: 本发明涉及一种形成锗波导的方法，包括以下步骤：提供涂覆有高掺杂n型锗层（3）和第一掺杂n型硅层（3）的p型硅衬底（1） 5）; 形成穿透到所述衬底中以形成衬底带，锗带和第一硅带（5）的沟槽（7）; 并用氮化硅层（9）涂覆整个结构。

公开(公告)号：WO2015197813A1

公开(公告)日：2015-12-30

申请号：PCT/EP2015/064506

申请日：2015-06-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS

Inventor： DAVEAU, Jean-Marc ,  CLERC, Sylvain ,  ROCHE, Philippe

IPC: G06F11/267 ,  G01R31/3185 ,  G06F11/18

CPC classification number: G01R31/3177 ,  G01R31/318502 ,  G06F11/183 ,  G06F11/267

Abstract: Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, le procédé comprenant: a)à la suite d'un mode de fonctionnement normal du composant, un placement du composant (2) dans un mode de test dans lequel: -on place une bascule (4) du composant logique (2) dans un mode test, -on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, -on gèle l'état logique des autres bascules (5 et 6), et -on analyse le signal de sortie de test (TQ), puis, b)à l'issue du test, un nouveau placement du composant (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) du composant (2) existant avant l'initiation du test.

Abstract translation: 管理包括至少等于三的多数投票电路（3）和奇数触发器（4至6）的逻辑部件（2）的操作的方法，所述方法包括：a）遵循正常模式 组件的操作，组件（2）在测试模式中的放置，其中： - 将逻辑组件（2）的触发器（4）置于测试模式中， - 测试信号（TI）为 注入测试触发器（4）的测试输入（ti） - 其他触发器（5和6）的逻辑状态被冻结，并且分析测试输出信号（TQ），然后b ）在测试完成时，组件（2）在正常操作模式下的新位置，多数投票电路（3）自动恢复存在于组件（2）的组件（2）的输出信号（Q）的值 开始测试。

公开(公告)号：WO2012089980A1

公开(公告)日：2012-07-05

申请号：PCT/FR2011/053194

申请日：2011-12-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  FARCY, Alexis ,  ROUSSEAU, Maxime

Inventor： FARCY, Alexis ,  ROUSSEAU, Maxime

IPC: H01L21/768 ,  H01L23/48

CPC classification number: H01L21/76898 ,  H01L21/7682 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

Abstract: L'invention concerne un circuit intégré comprenant du côté de sa face supérieure des composants électroniques actifs et au moins un via (30) traversant le substrat (34), dans lequel le via est séparé des composants électroniques actifs adjacents par une tranchée vide (36) s' étendant dans le substrat sur au moins 50 % de sa hauteur à partir de ladite face supérieure.

Abstract translation: 本发明涉及一种集成电路，其集成电路在其上表面上包括有源电子部件和至少一个通过基板（34）的通孔（30），其中通孔由相邻的有源电子元件与空槽沟分开 36）从所述上表面开始延伸到其高度的至少50％上的衬底中。

公开(公告)号：WO2011131511A1

公开(公告)日：2011-10-27

申请号：PCT/EP2011/055688

申请日：2011-04-12

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  JEANTET, Olivier ,  VERNET, Marc

Inventor： JEANTET, Olivier ,  VERNET, Marc

IPC: G11C8/08 ,  G11C11/408

CPC classification number: G11C7/00 ,  G11C8/08 ,  G11C11/4085 ,  G11C11/4087 ,  H01L21/50

Abstract: Le dispositif de mémoire vive dynamique, comprend un plan-mémoire comprenant un ensemble de cellules-mémoire du type DRAM comportant plusieurs lignes de cellules-mémoire, et des moyens de sélection de ligne associés à chaque ligne; les moyens de sélection de ligne comprennent un premier étage élévateur de tension (ET1A, ET1B) configuré pour recevoir deux signaux logiques de commande initiaux (DEC0, PHI1) ayant chacun un niveau de tension initial correspondant à un premier état logique et pour délivrer deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant chacun un niveau de tension intermédiaire supérieur audit niveau initial et correspondant audit premier état logique, et un circuit de commande (CCM) avec élévation de tension destiné à être alimenté par le biais de transistors PMOS avec une tension d' alimentation ayant un deuxième niveau de tension supérieur au niveau intermédiaire, et configuré pour, en présence des deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant leur premier état logique, délivrer aux grilles des transistors des cellules-mémoire de ladite ligne (WL), un signal logique de sélection (SWL) ayant le deuxième niveau de tension.

Abstract translation: 动态读/写存储器件包括存储器方案，其包括一组包括多个存储器单元线的DRAM存储器单元，以及与每行相关联的线选择装置; 线路选择装置包括：第一升压级（ET1A，ET1B），被配置为接收每个具有与第一逻辑状态对应的初始电压电平的两个初始逻辑信号（DEC0，PHI1），并且传送两个中间控制逻辑信号（DEC1 ，PHI1），每个具有大于所述初始电平且对应于所述初始逻辑状态的中间电压，以及旨在由具有第二电压电平的电源电压的PMOS晶体管提供升压的控制电路（CCM） 大于中间电平，并且被配置为在其处于其第一逻辑状态的两个中间控制逻辑信号（DEC1，PHI1）的存在下传送到所述线路（WL）的存储器单元的晶体管栅极，选择 具有第二电压电平的逻辑信号（SWL）。

公开(公告)号：WO2011098743A1

公开(公告)日：2011-08-18

申请号：PCT/FR2011/050306

申请日：2011-02-14

Applicant: STMICROELECTRONICS SA ,  STMICROELECTRONICS (CROLLES 2) SAS ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  ABOUZEID, Fady ,  CLERC, Sylvain

Inventor： ABOUZEID, Fady ,  CLERC, Sylvain

IPC: G11C11/412 ,  G11C11/413

CPC classification number: G11C11/412 ,  G11C11/413

Abstract: L'invention concerne un dispositif et un procédé de commande d'un dispositif mémoire de type SRAM, comprenant : un circuit bistable et deux circuits de commutation reliant respectivement deux bornes d'accès du circuit bistable à deux lignes de bits complémentaires dans une première direction, chaque circuit de commutation comportant : un premier interrupteur (40 G , 40 D ), un deuxième interrupteur (44 G , 44 D ) en série entre une des lignes de bits et une desdites bornes d'accès, la borne de commande du deuxième interrupteur étant reliée à une ligne de commande de mots dans la première direction; et un troisième interrupteur (46 G , 46 D ) entre le point milieu de ladite association en série et une borne d'application d'un potentiel de référence, une borne de commande du troisième interrupteur étant reliée à l'autre desdites bornes d' accès.

Abstract translation: 本发明涉及一种用于控制SRAM存储器件的器件和方法，包括：一个双稳态电路和两个开关电路，分别将双稳态电路的两个接入端连接到第一方向上的两个匹配位置，每个开关电路包括：第一 开关（40G，40D），串联在所述位位置之一和所述接入终端之一中的第二开关（44G，44D），所述第二开关的控制端子沿第一方向连接到字命令线; 以及在所述串联连接的中点与用于施加参考电位的端子之间的第三开关（46G，46D），所述第三开关的控制端连接到所述接入终端中的另一个。