公开(公告)号：CN117253513A

公开(公告)日：2023-12-19

申请号：CN202310416277.1

申请日：2023-04-18

Applicant: 三星电子株式会社

Inventor： 尹镐俊 ,  黄珍夏 ,  李斘勋 ,  赵英喆 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/12 ,  G11C5/14 ,  G11C8/08

Abstract: 提供了非易失性存储器件的输入/输出电路和非易失性存储器件。非易失性存储器件的输入/输出电路包括：驱动器，所述驱动器被配置为从所述非易失性存储器件向数据线输出数据；以及电源门控电路，所述电源门控电路连接在所述驱动器与电源端之间，或者连接在所述驱动器与接地端之间，并且被配置为阻断所述驱动器的泄漏电流。所述电源门控电路包括多个晶体管，所述多个晶体管并联电连接并且分别具有不同大小的阈值电压。

公开(公告)号：CN115995243A

公开(公告)日：2023-04-21

申请号：CN202211090209.2

申请日：2022-09-07

Applicant: 三星电子株式会社

Inventor： 李晛燮 ,  申殷昔 ,  崔荣暾 ,  尹彰秀 ,  赵泫润 ,  崔桢焕

IPC: G11C7/10 ,  H04B1/16

Abstract: 提供了一种用于接收多电平信号的接收器及包括其的存储器件。接收多电平信号的接收器包括前置放大器电路、限幅器电路和译码器电路。前置放大器电路基于输入数据信号和多个参考电压来生成多个中间数据信号。限幅器电路基于多个中间数据信号和时钟信号来生成多个判定信号。译码器电路基于多个判定信号来生成输出数据。前置放大器电路包括第一电路和第二电路。第一电路基于输入数据信号和多个参考电压中的一个参考电压来生成多个中间数据信号中的一个中间数据信号，并且具有第一结构。第二电路基于输入数据信号和多个参考电压中的另一个参考电压来生成多个中间数据信号中的另一个中间数据信号，并且具有与第一结构不同的第二结构。

公开(公告)号：CN115775574A

公开(公告)日：2023-03-10

申请号：CN202210634067.5

申请日：2022-06-06

Applicant: 三星电子株式会社

Inventor： 李民揆 ,  赵英喆 ,  朴胜振 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/22

Abstract: 提供一种时钟信号延迟路径单元和包括其的半导体存储器件。时钟信号延迟路径单元包括：第一延迟单元，包括：用于延迟并传输时钟信号的第一路由信号线、用于无信号衰减地传输通过第一路由信号线传输的时钟信号的第一中继器、以及用于延迟并传输从第一中继器输出的时钟信号的第二路由信号线；第二延迟单元，包括被配置为使从第一延迟单元提供的时钟信号反相以生成反相时钟信号的第一反相电路；以及第三延迟单元，包括：用于延迟并传输从第二延迟单元提供的反相时钟信号的第一分支信号线、用于传输通过第一分支信号线传输的反相时钟信号的第二中继器、以及用于延迟并传输从第二中继器输出的反相时钟信号的第二分支信号线。

公开(公告)号：CN108231102B

公开(公告)日：2023-02-28

申请号：CN201711384985.2

申请日：2017-12-20

Applicant: 三星电子株式会社

Inventor： 全成桓 ,  河庆洙 ,  许珍锡 ,  宋仁达 ,  崔桢焕

IPC: G11C7/10

Abstract: 一种半导体存储器装置的数据对齐电路及其对齐数据的方法。数据对齐电路包括：数据采样电路，被配置成接收数据序列及内部数据选通信号，其中所述数据采样电路基于所述内部数据选通信号对所述数据序列进行采样以产生第一数据序列及第二数据序列；分频电路，被配置成接收时钟信号及所述内部数据选通信号，对所述时钟信号进行分频以生成经分频时钟信号并通过基于所述内部数据选通信号对所述经分频时钟信号进行采样来输出对齐控制信号；以及数据对齐区块，被配置成接收所述第一数据序列及所述第二数据序列、以及所述对齐控制信号，并将所述第一数据序列及所述第二数据序列并行地对齐以输出内部数据。

公开(公告)号：CN108010897B

公开(公告)日：2022-06-10

申请号：CN201711039002.1

申请日：2017-10-30

Applicant: 三星电子株式会社

Inventor： 赵英喆 ,  安民守 ,  崔桢焕

IPC: H01L23/488 ,  H01L23/528

Abstract: 半导体器件包括：衬底，所述衬底具有单元区域和电路区域；所述衬底上的上布线层；以及所述上布线层上的再分配布线层。所述上布线层包括电路区域中的次上层布线和次上层布线上的最上层布线。所述最上层布线包括电连接到次上层布线的最上层芯片焊盘。所述最上层芯片焊盘的至少一部分在单元区域中。所述再分配布线层包括电连接到最上层芯片焊盘的再分配布线。所述再分配布线的至少一部分用作连接到外部连接器的连接焊盘。

公开(公告)号：CN114171074A

公开(公告)日：2022-03-11

申请号：CN202110871255.5

申请日：2021-07-30

Applicant: 三星电子株式会社

Inventor： 陈炯珉 ,  卞辰瑫 ,  孙永训 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/10 ,  G11C16/14

Abstract: 公开了生成多电平信号的发送器和包括发送器的存储器系统。所述发送器包括：电压选择电路，被配置为基于包括两个或更多个位的输入数据来选择具有不同电压电平的多个驱动电压中的一个驱动电压；驱动器电路，被配置为基于从电压选择电路输出的选择的驱动电压来生成作为多电平信号的输出数据信号；以及输出垫，连接到驱动器电路并被配置为输出输出数据信号，并且其中，所述多个驱动电压中的每个是施加到包括在驱动器电路中的晶体管的体偏置电压或电源电压。

公开(公告)号：CN114078498A

公开(公告)日：2022-02-22

申请号：CN202110945725.8

申请日：2021-08-17

Applicant: 三星电子株式会社

Inventor： 赵泫润 ,  赵锡熙 ,  孙永训 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/10

Abstract: 一种操作存储器设备的方法，包括：接收针对数据通道的训练请求；根据所述训练请求检测至少一个模式参数；向外部设备发送检测到的模式参数；基于来自所述外部设备的模式寄存器设置配置信息将NRZ模式和PAM4模式中的至少一个设置为传输信令模式；以及，根据已设置的传输信令模式与所述外部设备执行通信。

公开(公告)号：CN113936711A

公开(公告)日：2022-01-14

申请号：CN202110556111.0

申请日：2021-05-21

Applicant: 三星电子株式会社

Inventor： 朴俊容 ,  孙永训 ,  赵泫润 ,  崔荣暾 ,  崔桢焕

IPC: G11C7/22

Abstract: 公开了一种时钟转换电路，其包括第一开关，该第一开关连接在用于接收第二输入时钟的第一输入节点与第一节点之间，并响应于第一输入时钟的第一逻辑状态进行操作，第二输入时钟相对于第一输入时钟延迟多达90度；第二开关，该第二开关连接在用于接收第一输入时钟的第二输入节点与第二节点之间，并响应于第二输入时钟的第二逻辑状态进行操作；和第三开关，该第三开关连接在第二节点与接地节点之间，并响应于第二输入时钟的与第二输入时钟的第二逻辑状态相反的第一逻辑状态进行操作。

公开(公告)号：CN108932960B

公开(公告)日：2021-06-01

申请号：CN201810522583.2

申请日：2018-05-28

Applicant: 三星电子株式会社

Inventor： 孙永训 ,  金始弘 ,  李昶教 ,  崔桢焕 ,  河庆洙

IPC: G11C11/4063 ,  G11C11/408 ,  G11C11/4094

Abstract: 本发明提供了一种控制包括多个存储器区块的多区块系统中的片内终结器的方法。所述方法包括：当所述多区块存储器系统上电时，使所述多个存储器区块的片内终结器电路进入初始状态；在写操作期间，启用所述多个存储器区块中的写目标存储器区块和非目标存储器区块的片内终结器电路；以及在读操作期间，在启用所述多个存储器区块中的非目标存储器区块的片内终结器电路的同时，禁用所述多个存储器区块中的读目标存储器区块的片内终结器电路。

公开(公告)号：CN110097906A

公开(公告)日：2019-08-06

申请号：CN201910001529.8

申请日：2019-01-02

Applicant: 三星电子株式会社

Inventor： 文大植 ,  车吉勋 ,  吴起硕 ,  李昶教 ,  崔娟圭 ,  崔桢焕 ,  河庆洙 ,  玄锡勋

IPC: G11C11/4063 ,  H03K3/017

Abstract: 公开一种调节占空比的存储器装置和具有存储器装置的存储器系统。一种存储器装置包括：时钟接收器，被配置为：从存储器控制器接收用于在数据写入操作期间接收写入数据的写入时钟；占空比监视器，被配置为：通过监视写入时钟的占空比生成第一监视信息；占空比调节器，被配置为：响应于占空比控制信号，调节写入时钟的占空比并且输出调节的写入时钟。存储器装置将第一监视信息提供给存储器控制器，并且从存储器控制器接收使用第一监视信息生成的占空比控制信号。