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公开(公告)号：CN112054027A
公开(公告)日：2020-12-08
申请号：CN202010257913.7
申请日：2020-04-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L27/02
Abstract: 本发明提供一种半导体器件，该半导体器件包括：基板；在基板上的位线结构；接触插塞结构，与位线结构相邻并且沿垂直于基板的上表面的竖直方向延伸；以及电容器，电连接到接触插塞结构。接触插塞结构包括顺序堆叠在基板上的下接触插塞、金属硅化物图案和上接触插塞。金属硅化物图案具有L形横截面。
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公开(公告)号：CN111435660A
公开(公告)日：2020-07-21
申请号：CN201911035132.7
申请日：2019-10-29
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：堆叠结构，具有竖直堆叠在基底上的多个层，每个层包括：第一位线和栅极线，在第一方向上延伸，第一半导体图案，在第一位线和栅极线之间沿第二方向延伸，第二方向与第一方向交叉，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻，第二半导体图案在第一方向上延伸；第一字线，与第一半导体图案相邻并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直；第二位线，连接到第二半导体图案的一端并从基底在第三方向上竖直延伸；以及第二字线，连接到第二半导体图案的另一端并在第三方向上竖直延伸。
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公开(公告)号：CN106816430B
公开(公告)日：2020-04-21
申请号：CN201610915570.2
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本发明公开了一种半导体器件。该半导体器件包括包含多个有源区的基板。导电图案与有源区接触。第一和第二导线结构面对导电图案的第一和第二侧壁。空气间隔物设置在第一侧壁和第二侧壁与第一和第二导线结构之间。第一和第二导线结构包括导线和导线掩模层。导线掩模层包括具有第一宽度的下部分和具有比第一宽度窄的第二宽度的上部分。空气间隔物包括设置在导线掩模层的下部分的侧壁上的第一空气间隔物和设置在导线掩模层的上部分的侧壁上的第二空气间隔物。第二空气间隔物与所述第一空气间隔物连接。
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公开(公告)号：CN110993685A
公开(公告)日：2020-04-10
申请号：CN201910847196.0
申请日：2019-09-09
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L27/108 , H01L21/28 , H01L21/8242
Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底具有沟槽；栅极介电层，所述栅极介电层覆盖所述沟槽的表面；栅电极，所述栅电极填充所述沟槽的下部；覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间。所述栅极介电层包括：第一区段，所述第一区段具有第一厚度并且设置在所述栅电极与所述沟槽之间；以及第二区段，所述第二区段具有第二厚度并且设置在所述覆盖图案与所述沟槽之间。所述第二厚度小于所述第一厚度。
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公开(公告)号：CN110021582A
公开(公告)日：2019-07-16
申请号：CN201811509486.6
申请日：2018-12-11
Applicant: 三星电子株式会社
IPC: H01L23/64
Abstract: 本发明构思提供了一种集成电路器件和制造其的方法。所述集成电路器件可以包括在衬底上方的支撑图案、在衬底上方的下电极图案和电介质结构、以及在电介质结构上的上电极结构。支撑图案可以包括在垂直方向上延伸的第一支撑结构。下电极图案可以在支撑图案与电介质结构之间。下电极图案可以包括彼此间隔开的第一组N个(例如4或更大的整数)下电极，并且可以在垂直方向上延伸到衬底之上的第一水平。电介质结构可以包括在垂直方向上延伸并围绕第一支撑结构和第一组N个下电极的第一电介质突起。上电极结构可以包括围绕第一电介质突起的第一上电极突起。
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Patent Agency Ranking
公开(公告)号：CN110021549A
公开(公告)日：2019-07-16
申请号：CN201811451709.8
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L27/108 , H01L21/8242
Abstract: 一种制造半导体器件的方法包括：准备包括具有不同有源区域密度的单元区域和外围区域的衬底；形成单元沟槽，其用于在单元区域中限制单元有源区域，使得单元有源区域被形成为在第一方向上间隔开第一宽度并在第二方向上间隔开第二宽度；形成外围沟槽，其用于在外围区域中限制外围有源区域；以及在单元沟槽中形成第一绝缘层，其在第一方向和第二方向上连续延伸并且接触单元有源区域的侧壁，并且具有等于或大于第一宽度的一半且小于第二宽度的一半的厚度。
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公开(公告)号：CN108206181A
公开(公告)日：2018-06-26
申请号：CN201711383470.0
申请日：2017-12-20
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/108
CPC classification number: H01L27/10897 , G11C11/4085 , G11C11/4091 , H01L23/528 , H01L27/10814 , H01L27/10823 , H01L27/10894 , H01L29/167 , H01L29/36 , H01L29/42376 , H01L27/0207 , H01L27/10805 , H01L27/10885
Abstract: 本发明提供了一种半导体装置。所述半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成在所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。
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公开(公告)号：CN103972066B
公开(公告)日：2018-03-27
申请号：CN201410032103.6
申请日：2014-01-23
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/82 , H01L27/02 , H01L29/423
CPC classification number: H01L29/4236 , H01L21/26586 , H01L21/823437 , H01L29/7827 , H01L29/7831
Abstract: 本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。
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公开(公告)号：CN107833872A
公开(公告)日：2018-03-23
申请号：CN201710930511.7
申请日：2013-05-03
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
Abstract: 本发明公开了一种半导体器件。半导体器件包括一对布置在衬底上的线路图案。接触插塞布置在所述一对线路图案之间，并且空气间隙布置在所述接触插塞与所述线路图案之间。接合焊盘从所述接触插塞的顶端延伸以覆盖所述空气间隙的第一部分，并且绝缘层布置在所述空气间隙未被所述接合焊盘覆盖的第二部分上。
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公开(公告)号：CN1339172A
公开(公告)日：2002-03-06
申请号：CN00803522.9
申请日：2000-12-08
Applicant: 三星电子株式会社
IPC: H01L21/28
CPC classification number: H01L27/10855 , H01L21/76834 , H01L21/76895 , H01L21/76897 , H01L27/10885
Abstract: 一种半导体器件中的自对准接触结构以及制造该接触结构的方法,其中半导体器件具有带有有源区的半导体衬底,覆盖至少除了每个有源区之外的半导体衬底的层间绝缘层,层间绝缘层上的至少两个平行的互连,相对地设在所述至少两个平行互连之间的至少一个有源区。每个互连具有侧壁、底部和宽度(x),形成在每个互连上的具有顶部(z)和底部(y)的掩模图形以及至少渗透到掩模图形之间的层间绝缘层部分的导电层图形,该导电层图形与至少一个有源区电连接,其中x≤y≤z和x
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