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公开(公告)号：KR100203934B1
公开(公告)日：1999-06-15
申请号：KR1019960003953
申请日：1996-02-17
Applicant: 삼성전자주식회사
Inventor： 서정우
IPC: H01L23/28
CPC classification number: H01L23/49575 , H01L23/49531 , H01L24/48 , H01L2224/48091 , H01L2224/48227 , H01L2924/00014 , H01L2924/01078 , H01L2924/10253 , H01L2924/1532 , H01L2924/181 , H01L2924/00 , H01L2224/45015 , H01L2924/207 , H01L2224/45099 , H01L2224/05599 , H01L2224/85399 , H01L2924/00012
Abstract: 본 발명은 멀티 칩 패키지에 관한 것으로, 리드프레임 상에 실장된 복수개의 칩들 간의 전기적 연결이 되도록 상기 리드프레임 상에 메탈 금속층과 절연층들을 적충·형성함으로써, 리드프레임 상에 미세 패턴을 제조할 수 있기 때문에 패키지의 두께가 감소되고, 그 리드프레임 상에 실장되는 칩들의 수를 증대할 수 있으며, 별도의 공통 회로 기판이 요구되지 않기 때문에 패키지 제조 공정의 단축 및 패키지의 제조 단가를 낮출 수 있는 장점을 갖는다.
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公开(公告)号：KR100187713B1
公开(公告)日：1999-06-01
申请号：KR1019950040794
申请日：1995-11-10
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 이 발명은 웨이퍼 제조후 웨이퍼 레벨 포트 파셜다이 마킹 이전에 전기적 다이 소팅(EDS) 단계에서 체킹된 포트파셜다이를 활용하여 메모리의 단품 용량을 지속적으로 증가시켜서 SIMM 메모리 모듈장치로 구현할 수 있도록 웨이퍼 상에서 설계된 회로 패턴에 따라 각종 반도체 제조 공정을 거쳐서 웨이퍼를 제조하는 단계와; 상기 단계에서 제조된 웨이퍼를 전기적 다이 소팅 테스트를 통하여 굳다이와 포트파셜다이로 구분하여 체킹하는 단계와; 상기 단계후 웨이퍼 레벨 테스트를 통하여 포트파셜다이를 마킹하는 단계와; 상기 단계를 거친 반도체 칩을 이용하여 조립 단위 공정을 수행하여 패키지를 얻어내는 단계와; 상기 단계에 의해 얻어진 패키지를 이용하여 싱글인라인 메모리 모듈로 조립하는 단계와; 상기 단계에서 조립된 메모리 모듈장치를 실장 및 신뢰성 테스트 하는 단계를 포함하는 포트파셜다이를 이용한 반도체 메모리 모듈장치 및 제조방법에 관한 것이다. 따라서 각종 고량의 반도체 메모리 모듈장치에 유용하게 적용된다.
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公开(公告)号：KR1019980034141A
公开(公告)日：1998-08-05
申请号：KR1019960052100
申请日：1996-11-05
Applicant: 삼성전자주식회사
IPC: H01L23/522
Abstract: 본 발명은 브라인드 비아 홀(blind via hole)이 형성되어 있는 기판에 반도체 칩을 실장하여 인쇄 회로 기판에 실장시 그 브라인드 비아 홀이 인쇄 회로 기판에 형성된 랜드 패턴(land pad))과 직접 전기적으로 연결되는 구조를 제공하는 비아 그리드 어레이 패키지(via grid array package)에 관한 것으로서, 복수 개의 본딩 패드들이 형성되어 있는 반도체 칩; 중앙부에는 상기 반도체 칩이 접착되기 위한 다이 패드가 형성되어 있으며, 상기 본딩 패드들과 각기 대응되어 전기적인 접속을 위한 본딩 영역과, 외부 기판과의 전기적 접속을 위한 비아 홀들과, 상기 본딩 영역과 비아 홀들을 전기적 연결을 위한 상부 회로 패턴이 형성되어 있는 상부 기판; 상기 상부 기판의 비아 홀들과 하부 회로 패턴이 전기적으로 연결되어 접착 고정되고, 그 접착면의 반대편에 형성된 복수 개의 브라인드 비아 홀과, 상기 하부 회로 패턴과 연결되어 그 브라인드 비아 홀의 내부에 도금된 금속 층이 형성되어 있는 하부 기판; 상기 본딩 패드들과 각기 대응되는 상기 본딩 영역을 전기적으로 연결하는 본딩 와이어: 및 상기 반도체 칩과 본딩 와이어 및 상부 기판의 전기적 연결부위를 외부로부터 보호하기 위하여 상기 상부 기판 중앙부에 형성되는 봉지 영역; 를 포함하는 것을 특징으로 하는 비아 그리드 어레이 패키지를 제공하여 비용절감 및 입·출력 단자 수를 증가시킬 수 있는 이점이 있다.
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公开(公告)号：KR100145768B1
公开(公告)日：1998-08-01
申请号：KR1019940020085
申请日：1994-08-16
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L23/4334 , H01L23/49541 , H01L24/48 , H01L24/49 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/48465 , H01L2224/49171 , H01L2224/49175 , H01L2224/73265 , H01L2924/00014 , H01L2924/01013 , H01L2924/01029 , H01L2924/01078 , H01L2924/181 , Y10T29/49121 , H01L2924/00 , H01L2924/00012 , H01L2224/45015 , H01L2924/207 , H01L2224/45099 , H01L2224/05599 , H01L2224/85399
Abstract: 이 발명은 리드 프레임의 다이패드가 외부로 노출되도록 봉지 수지로 몰딩되는 반도체 패키지에 있어서 외부리드에 대한 도금 처리를 할 때 노출되는다이패드에 도금이 되지 않도록 하기 위한 리드 프레임과 그를 이용한 반도체 패키지 제조방법에 관한 것으로서, 이 발명에 따른 리드 프레임은 리드 프레임의 사이드 레일과 다이패드를 전기적으로 절연되고 기계적으로만 연결되도록 한 상태에서 반도체 칩을 다이패드 상에 실장하여 와이어 본딩하고 수지로 몰딩한 상태에서 다이패드를 제외하는 외부리드 전체를 도금한 것을 특징으로 하고, 본 발명에 의한 반도체 패키지 제조방법은 사이드 레일과 다이패드를 연결하는 타이바를 절단한 후 절연 테이프를 부착하여 다이패드를 기계적으로 고정시킨 상태의 리드 프레임을 준비하는 단계나, 또는 사� ��드 레일에 다이패드쪽으로 돌출된 더미 타이바가 형성된 리드 프레임을 준비하는 단계를 갖는 특징으로 한다. 따라서, 본 발명에 의한 반도체 패키지와 그 제조방법에 의하면 다이패드의 표면에 도금막이 형성되지 않으므로 패키지의 환경실험시에 패키지의 부식을 일으킬 염려가 없으며, 인쇄회로기판상에 실장 후에도 반도체 패키지와 인쇄회로기판간의 전기적인 단락을 일으키지 않고, 외관불량이 발생할 염려가 없다.
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公开(公告)号：KR1019980023180A
公开(公告)日：1998-07-06
申请号：KR1019960042620
申请日：1996-09-25
Applicant: 삼성전자주식회사
IPC: H01L23/28
Abstract: 본 발명은 히트싱크를 갖고 있은 멀티 칩 패키지에 있어서, 고밀도 실장을 위해 히트싱크에 인쇄 회로 패턴을 형성하여 회로 패턴의 집적도를 향상시키고, 히트싱크 상면에 형성한 인쇄 회로 패턴과 인쇄회로 기판과의 전기적 연결을 통하여 인쇄회로 기판 설계의 자유도를 향상시켜 고열방출 멀티 칩 패키지에 적합한 구조를 지니게하며, 회로 패턴의 직접도를 높혀 설계의 자유와 전기적 신호거리를 단축시켜 전기적 특성을 개선할 수 있는 이점을 가지고 있는 멀티 칩 패키지를 제공한다.
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Patent Agency Ranking
公开(公告)号：KR1019980015061A
公开(公告)日：1998-05-25
申请号：KR1019960034276
申请日：1996-08-19
Applicant: 삼성전자주식회사
IPC: H01L23/28
Abstract: 본 발명은 칩 스케일 패키지에 관한 것으로, 상부 면에 형성된 복수 개의 본딩 패드들; 그 본딩 패드들의 각 상부 면에 적층된 제 1도금막들; 그 각 도금막들을 포함하는 부분이 내재·봉지되어 있으며, 상기 본딩 패드들이 형성된 부분에 각기 대응되어 형성된 비아들을 갖는 폴리이미드 층; 그 비아들과 각기 대응되어 적층된 제 2도금막들; 그 각 제 2도금막들에 각기 대응되어 기계적·전기적 연결된 내부 리드들; 그 제 2도금막들 및 내부 리드들을 포함하는 전기적 연결 부분을 각기 좌우 양단에 내재·봉지한 댐들; 그 댐들의 사이에 충전·형성된 패키지 몸체; 및 상기 각 댐들에 각기 돌출되어 있으며, 상기 내부 리드들과 각기 일체로 형성된 외부 리드들;을 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공함으로써, 종래의 통상적인 칩 스케일 패키지에 있어서, 상용되던 기판이 사용되지 않기 때문에 제조 원가를 절감할 수 있는 한편, 작업 공수(工手)가 적어지는 특징을 갖는다.
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公开(公告)号：KR1019970077378A
公开(公告)日：1997-12-12
申请号：KR1019960017759
申请日：1996-05-23
Applicant: 삼성전자주식회사
IPC: H01L21/50
Abstract: 본 발명은 멀티 칩 구조에 관한 것으로, 적어도 둘 이상의 접착 테이프들이 각기 이격·형성된 리드들의 상부면에 각기 이격·접착된 리드프레임; 그 각 접착 테이프의 상부면에 각기 접착되어 있으며, 상부면에 복수개의 본딩 패드들을 갖는 적어도 둘 이상의 칩; 및 상기 본딩 패드들과 각기 대응된 리드들을 각기 전기적 연결하는 수단;을 포함하는 것을 특징으로 하는 COL기술을 적용한 멀티 칩 구조를 제공함으로써, 통상적인 멀티 칩 구조에 사용되는 패턴닝된 기판을 적용치 않기 때문에 제조 단가가 낮고, COL구조를 이룸으로써 패키지의 두께가 박형화되는 장점과 후속 공정에 사용되는 반도체 제조 장치의 규격에 맞추어 제작될 수 있기 때문에 신규 장비 구입이 요구치 않는 장점을 갖는 특징이 있다.
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公开(公告)号：KR1019970030554A
公开(公告)日：1997-06-26
申请号：KR1019950040794
申请日：1995-11-10
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 이 발명은 웨이퍼 제조후 웨이퍼 레벨 포트 파셜다이 마킹 이전에 전기적 다이 소팅(EDS) 단계에서 체킹된 포트파셜다이를 활용하여 메모리의 단품 용량을 지속적으로 증가시켜서 SIMM 메모리 모듈장치로 구현할 수 있도록 웨이퍼 상에서 설계된 회로 패턴에 따라 각종 반도체 제조 공정을 거쳐서 웨이퍼를 제조하는 단계와; 상기 단계에서 제조된 웨이퍼를 전기적 다이 소팅 테스트를 통하여 굳다이와 포트파셜다이로 구분하여 체킹하는 단계와; 상기 단계후 웨이퍼 레벨 테스트를 통하여 포트파셜다이를 마킹하는 단계와; 상기 단계를 거친 반도체 칩을 이용하여 조립단위 공정을 수행하여 패키지를 얻어내는 단계와; 상기 단계에 의해 얻어진 패키지를 이용하여 싱글인라인 메모리모듈로 조립하는 단계와; 상기 단계에서 조립된 메모리 모듈장치를 실장 및 신뢰성 테스트 하는 단계를 포함하는 포트파셜다이를 이용한 반도체 메모리 모듈장치 및 제조방법에 관한 것이다. 따라서 각종 고량의 반도체 메모리 모듈장치에 유용하게 적용된다.
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公开(公告)号：KR102037874B1
公开(公告)日：2019-10-29
申请号：KR1020130014079
申请日：2013-02-07
Applicant: 삼성전자주식회사
Inventor： 서정우
IPC: H01L21/027
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