公开(公告)号：KR1020040080552A

公开(公告)日：2004-09-20

申请号：KR1020030015395

申请日：2003-03-12

Applicant: 삼성전자주식회사

Inventor： 현동호 ,  임종형 ,  권혁준

IPC: G11C29/00

Abstract: PURPOSE: A memory device adopting a parallel bit test method is provided to reduce the number of data input/output pins and the number of tester channels used in the test. CONSTITUTION: Internal circuit blocks(110-180) perform data write/read operations to/from a plurality of memory cells in response to a clock signal. Comparators(114,116,118) compare a number of internal data being output from the internal circuit block during a test. And data line MUXs(219-289) output comparison data of the first group among outputs of the comparators in response to the first output clock signal and output comparison data of the second group in response to the second output clock signal to the data input/output pins selectively.

Abstract translation: 目的：提供采用并行位测试方法的存储器件，以减少测试中使用的数据输入/输出引脚数量和测试仪通道数量。 构成：响应于时钟信号，内部电路块（110-180）对多个存储器单元执行数据写/读操作。 比较器（114,116,118）比较了在测试期间从内部电路块输出的一些内部数据。 并且数据线MUX（219-289）响应于第一输出时钟信号而输出比较器的输出中的第一组的比较数据，并且响应于第二输出时钟信号将输出比较数据输出到数据输入/ 输出引脚选择。

公开(公告)号：KR100429890B1

公开(公告)日：2004-05-03

申请号：KR1020020043694

申请日：2002-07-24

Applicant: 삼성전자주식회사

Inventor： 현동호 ,  임종형

IPC: G11C7/10

CPC classification number: H03K19/01721 ,  H03K19/00323

Abstract: In a data output circuit for reducing a skewing error of a data signal, a first inversion unit receives a first data signal of an operating voltage level and inverts the received first data signal to obtain a first inverted data signal. If a first power supply voltage of an output voltage level is different from a second power supply voltage with the operating voltage level by at least a predetermined voltage level, a first voltage compensation unit compensates for the voltage level of the first inverted data signal to obtain a first driving signal. A second inversion unit receives a second data signal with the operating voltage level and inverts the received second data signal to obtain a second inverted data signal. If the levels of the first and second power supply voltages are different by at least a predetermined voltage level, a second voltage compensation unit compensates for the voltage level of the second inverted data signal to obtain a second driving signal. A driver unit receives the first and second driving signals and outputs an output data signal with a logic level that is opposite to the logic levels of the first and second driving signals.

Abstract translation: 在用于减少数据信号的歪斜误差的数据输出电路中，第一反相单元接收工作电压电平的第一数据信号，并且将接收到的第一数据信号反相以获得第一反相数据信号。 如果输出电压电平的第一电源电压不同于工作电压电平至少预定电压电平的第二电源电压，则第一电压补偿单元补偿第一反转数据信号的电压电平以获得 第一驱动信号。 第二反相单元接收具有操作电压电平的第二数据信号并且将所接收的第二数据信号反相以获得第二反相数据信号。 如果第一电源电压和第二电源电压的电平相差至少预定电压电平，则第二电压补偿单元补偿第二反相数据信号的电压电平以获得第二驱动信号。 驱动器单元接收第一和第二驱动信号并输出​​具有与第一和第二驱动信号的逻辑电平相反的逻辑电平的输出数据信号。

公开(公告)号：KR1020030094684A

公开(公告)日：2003-12-18

申请号：KR1020020031937

申请日：2002-06-07

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  현동호

IPC: G11C29/00

Abstract: PURPOSE: A semiconductor memory device provided with a flexible redundancy structure is provided to improve the redundancy efficiency by additionally arranging the redundant memory cells in the memory block without increasing the fuse box. CONSTITUTION: A semiconductor memory device provided with a flexible redundancy structure includes at least two memory block(110,160), a plurality of memory cells and a plurality of redundant memory cells, a first and a second fuse boxes(140A,140B), a first driver(180) and a second driver(200). The first and the second fuse boxes(140A,140B) store the defect addresses corresponding to the corresponding memory block. The first driver(180) is connected to a corresponding memory block among the memory blocks and drives the column selection lines of the corresponding memory blocks in response to the outputs of the first and the second fuse boxes(140A,140B). And, the second driver(200) is connected to a corresponding memory block among the memory blocks and drives the redundant column selection lines of the corresponding memory blocks in response to the outputs of the first and the second fuse boxes(140A,140B).

Abstract translation: 目的：提供一种具有柔性冗余结构的半导体存储器件，通过在不增加保险丝盒的情况下将冗余存储单元额外地布置在存储器块中来提高冗余效率。 构成：具有柔性冗余结构的半导体存储器件包括至少两个存储块（110,160），多个存储单元和多个冗余存储器单元，第一和第二保险丝盒（140A，140B），第一 驱动器（180）和第二驱动器（200）。 第一和第二熔丝盒（140A，140B）存储对应于相应存储块的缺陷地址。 第一驱动器（180）连接到存储块中的对应的存储器块，并且响应于第一和第二保险丝盒（140A，140B）的输出驱动相应的存储器块的列选择线。 并且，第二驱动器（200）连接到存储块中的对应的存储器块，并且响应于第一和第二熔丝盒（140A，140B）的输出驱动相应的存储器块的冗余列选择线。

公开(公告)号：KR1020020092117A

公开(公告)日：2002-12-11

申请号：KR1020010031020

申请日：2001-06-02

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강경우

IPC: H03K19/0175

CPC classification number: H03K19/00384 ,  H03K19/00323

Abstract: PURPOSE: A data output buffer for sensing a variation of supply voltage is provided to prevent the generation of skew in a data output process though the power for outputting data is different from the power(VDDP) of an internal circuit. CONSTITUTION: A data transmission circuit(20) has a plurality of transmission gates(T11,T12), a plurality of latch circuits(23,25), and a plurality of inversion circuits(27,29). The transmission gate(T11) outputs data to a pre-driver(40). The transmission gate(T12) outputs inversion data to the inversion circuit(29). The first and the second inverters(I1,I2) are connected with the latch circuit(23). The third and the fourth inverters(I1,I2) are connected with the latch circuit(25). The inversion circuit(29) generates an output signal according to an output signal of the transmission gate(T12). A switching circuit(30) has an NMOS transistor(MN10) and a resistance(R3). The NMOS transistor(MN10) has a gate for receiving a sense signal. The resistance(R3) is connected between a resistance(R2) and the second power source(VSSP). The pre-driver(40) has inversion circuits(41,43). The inversion circuit(41) outputs the first control signal(UP). The inversion circuit(43) outputs the second control signal(DOWN). A main driver(50) has a PMOS transistor(MP1) and an NMOS transistor(MN11).

Abstract translation: 目的：提供用于感测电源电压变化的数据输出缓冲器，以防止在数据输出过程中产生偏斜，而输出数据的功率与内部电路的功率（VDDP）不同。 构成：数据传输电路（20）具有多个传输门（T11，T12），多个锁存电路（23,25）和多个反相电路（27,29）。 传输门（T11）将数据输出到预驱动器（40）。 传输门（T12）将反相数据输出到反相电路（29）。 第一和第二反相器（I1，I2）与锁存电路（23）连接。 第三和第四反相器（I1，I2）与锁存电路（25）连接。 反相电路（29）根据传输门（T12）的输出信号产生输出信号。 开关电路（30）具有NMOS晶体管（MN10）和电阻（R3）。 NMOS晶体管（MN10）具有用于接收感测信号的栅极。 电阻（R3）连接在电阻（R2）和第二电源（VSSP）之间。 预驱动器（40）具有反相电路（41,43）。 反相电路（41）输出第一控制信号（UP）。 反相电路（43）输出第二控制信号（DOWN）。 主驱动器（50）具有PMOS晶体管（MP1）和NMOS晶体管（MN11）。

公开(公告)号：KR100257580B1

公开(公告)日：2000-06-01

申请号：KR1019970062868

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  류병일 ,  이진석

IPC: G11C29/00

CPC classification number: G11C29/025 ,  G11C29/02 ,  G11C29/50

Abstract: PURPOSE: A semiconductor memory device having a burn-in control circuit is provided to apply a stress to a main word line by generating a potential between main word lines in a word line structure having a main word line and a sub-word line during a burn-in test operation. CONSTITUTION: The semiconductor memory device having the burn-in control circuit(140) includes a cell array(100), the first and second word lines(SWL0-SWL511,MWL0-MWL127), a decoder(120) and a plurality of the first and second signal generators(160). The cell array has a memory cells arranged in a matrix of rows and columns. The first word lines are arranged to the rows. The second word lines are arranged to the columns. The ratio of the second word lines to the first word lines is 1:n(n is at least higher than 1). The decoder selects a word line corresponding to external address signals among the second word lines and selects a word line of the first word lines corresponding to the selected word line during a normal operation. The first signal generator receives at least two bits of address signals of the external address signals during a burn-in operation and generates the first and second control signals. The second signal generator(160) generates a pair of the first row address signal corresponding to an address of the external address signals and selectively addressing the second word lines in response to the first and second control signals during the burn-in operation, and generates the second row address signals consisting of pairs and corresponding to the other external address signals in response to a signal indicating the burn-in operation. During the burn-in operation, the decoder receives the second row address signals activated and selectively activates the second word lines to generate a potential between the adjacent second word lines in response to a pair of the first row address signal.

Abstract translation: 目的：提供一种具有老化控制电路的半导体存储器件，用于通过在一个字线的结构中产生主字线之间的电势来施加应力，该字线结构具有主字线和子字线 老化测试操作。 具有老化控制电路（140）的半导体存储器件包括单元阵列（100），第一和第二字线（SWL0-SWL511，MWL0-MWL127），解码器（120）和多个 第一和第二信号发生器（160）。 单元阵列具有排列成行和列的矩阵的存储单元。 第一个字线被排列成行。 第二个字线被排列到列。 第二字线与第一字线的比例为1：n（n至少高于1）。 解码器选择对应于第二字线中的外部地址信号的字线，并且在正常操作期间选择与所选字线相对应的第一字线的字线。 第一信号发生器在老化期间接收外部地址信号的至少两位地址信号，并产生第一和第二控制信号。 第二信号发生器（160）产生对应于外部地址信号的地址的一对第一行地址信号，并且响应于在老化操作期间的第一和第二控制信号选择性寻址第二字线，并且产生 响应于指示老化操作的信号，第二行地址信号由对组成并对应于其它外部地址信号。 在老化操作期间，解码器接收到激活的第二行地址信号，并且响应于一对第一行地址信号选择性地激活第二字线以产生相邻第二字线之间的电位。

公开(公告)号：KR100240874B1

公开(公告)日：2000-01-15

申请号：KR1019970009189

申请日：1997-03-18

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  주재훈 ,  최창주

IPC: G11C5/14

CPC classification number: G05F1/465

Abstract: 클램프 회로를 포함하는 반도체 장치 내에서 사용되는 내부 전압 공급 회로가 개시된다. 상기 클램프 회로는 내부 전압 VCCint를 일정한 레벨로 클램프하기 위해서 그리고 클램프된 내부 전압을 출력 노드를 통해 상기 반도체 장치의 내부 회로들로 전달하기 위해서 제공된다. 정상적인 동작 동안에 상기 내부 전압 공급 회로에서 노이즈가 유발함으로써 또는 비교적 높은 전압들을 상기 내부 전압으로 전달하기 위한 내부 회로 라인들 사이의 단락 현상(short-circuited phenomenon)이 발생함으로써 상기 내부 전압 VCCint가 순간적으로 상승할 때, 상승하는 내부 전압 VCCint는 상기 클램프 회로부(60)를 통해 방전되고, 그 결과 내부 전압은 항상 일정하게 유지된다.

公开(公告)号：KR1019990048396A

公开(公告)日：1999-07-05

申请号：KR1019970067070

申请日：1997-12-09

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  김광영

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 다수개의 메모리 셀들과, 상기 메모리 셀들에 연결되며 플레이트 전압을 발생하여 상기 메모리 셀들로 공급하는 플레이트 전압 발생기, 및 상기 플레이트 전압 발생기에 연결되며 번인 테스트를 인에이블(enable)시키는 번인 인에이블 신호에 응답하여 상기 플레이트 전압 발생기로 하여금 하이 또는 로우 레벨의 플레이트 전압을 발생케하는 플레이트 전압 제어기를 구비함으로써 반도체 메모리 장치의 번인 효율이 향상된다.

公开(公告)号：KR1019990042163A

公开(公告)日：1999-06-15

申请号：KR1019970062885

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  이진석 ,  강상석 ,  남정현

IPC: H01L29/02

Abstract: 본 발명에 따른 반도체 메모리 장치는 정보를 저장하기 위한 복수 개의 메모리 셀들을 가지며, 행들과 열들로 배열된 복수 개의 셀 어레이 블럭들 및; 번-인과 같은, 내부 전위에 비해서 상대적으로 높은 전위가 요구되는 동작을 수행하기 위해서 상기 셀 어레이 블럭들에 상기 높은 전위에 대응하는 외부 인가 전위를 공급하기 위한 적어도 2 개의 전위 인가 패드들을 포함한다.

公开(公告)号：KR1019990041459A

公开(公告)日：1999-06-15

申请号：KR1019970062044

申请日：1997-11-21

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  김광영 ,  강상석

IPC: G11C11/34

Abstract: 반도체 메모리 장치의 셀 어레이 제어 장치를 제어하는 제어 신호들의 규칙성을 이용함으로서 그 배선 구조가 간단해진 반도체 메모리 장치의 셀 어레이 제어 장치가 개시된다. 서로 인접한 임의의 제1 및 제2 셀 어레이들에 공유되어 제1 및 상기 제2 셀 어레이들을 제어하며, 센스 증폭단을 포함하는 이 제어 장치의 제1 신호 분리부는 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들과 센스 증폭단의 연결을 제1 제어 신호에 응답하여 분리하고, 제2 신호 분리부는 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들과 센스 증폭단의 연결을 제2 제어 신호에 응답하여 분리하며, 제1 등화부는 제1 제어 신호에 응답하여 제2 셀 어레이의 비트 라인 및 상보형 비트 라인들을 프리 차징하고, 제2 등화부는 제2 제어 신호에 응답하여 제1 셀 어레이의 비트 라인 및 상보형 비트 라인들을 프리 차징하며, 제어 신호 발생부는 어드레스에 응답하여 제1 제어 신호 및 제1 제어 신호와 위상이 상반되는 제2 제어 신호를 발생하는 것을 특징으로 � �다. 그러므로, 반도체 메모리 장치의 배치 효율이 극대화되어 집적도가 향상될 수 있는 효과가 있다.

公开(公告)号：KR1019990027835A

公开(公告)日：1999-04-15

申请号：KR1019970050365

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  조강용 ,  임종형

IPC: H01L21/66

Abstract: 반도체 메모리 장치의 웨이퍼 번-인 테스트를 위한 워드 라인 드라이버가 개시된다. 본 발명에 따른 반도체 메모리 장치의 웨이퍼 번-인 테스트를 위한 워드 라인 드라이버는, 소정의 웨이퍼 번-인 패드로부터 하이 레벨의 신호를 입력하고, 하이 레벨의 신호를 웨이퍼 번-인 인에이블 신호로서 출력하는 웨이퍼 번-인 제어 수단, 외부로부터 제1~제K(N)로우 어드레스를 입력하여 디코딩하고, 웨이퍼 번-인 인에이블 신호에 응답하여 하이 레벨을 갖는 2
K 비트의 디코딩 신호를 출력하는 제1로우 디코더, 외부로부터 제K+1~N로우 어드레스를 입력하여 디코딩하고, 웨이퍼 번-인 인에이블 신호에 응답하여 하이 레벨을 갖는 M비트의 디코딩 신호를 출력하는 제2로우 디코더, 제1로우 디코더에서 출력된 2
K 비트의 디코딩 신호와 제2로우 디코더에서 출력된 M비트의 디코딩 신호에 상응하여 선택된 워드 라인을 인에이블시키는 제1~제M워드 라인 구� � 수단, 및 웨이퍼 번-인 인에이블 신호에 응답하여 제1~제M워드 라인 구동 수단의 각 승압 노드에 하이 레벨의 승압 전압을 인가하는 승압 전압 전달 수단을 구비하는 것을 특징으로 하고, WBI패드를 이용하여 웨이퍼 상태의 번-인 모드에서만 동작하는 회로를 부가함으로써 웨이퍼 번-인 모드시 메모리 셀의 선택된 워드 라인에 원하는 전위를 인가할 수 있으므로 효과적인 불량 검출이 가능하다는 효과가 있다.