公开(公告)号：KR1020040042093A

公开(公告)日：2004-05-20

申请号：KR1020020070235

申请日：2002-11-13

Applicant: 삼성전자주식회사

Inventor： 이승건 ,  하상록 ,  정주혁 ,  김일구 ,  장호선

IPC: H01L27/04

CPC classification number: H01L21/02071 ,  H01L21/32136 ,  H01L28/60

Abstract: PURPOSE: A method for manufacturing an MIM(Metal-Insulator-Metal) capacitor is provided to be capable of effectively removing metallic hard polymers for preventing the oxidation of a lower electrode and the lifting phenomenon of thin films. CONSTITUTION: A metal line(110) made of copper is formed on a substrate(100). A dielectric layer(115) is formed on the metal line. An upper electrode layer is formed on the dielectric layer. An upper electrode(130) is formed by selectively etching the upper electrode layer. At this time, metallic hard polymers(135) of the upper electrode are removed at a time. Preferably, the dielectric layer contains nitride or carbide. Preferably, a multilayer structure made of a nitride layer and a carbide layer is used as the dielectric layer.

Abstract translation: 目的：制造MIM（金属 - 绝缘体 - 金属）电容器的方法能够有效去除用于防止下部电极氧化的金属硬聚合物和薄膜的提升现象。 构成：在基板（100）上形成由铜制成的金属线（110）。 在金属线上形成电介质层（115）。 在电介质层上形成上电极层。 通过选择性地蚀刻上电极层形成上电极（130）。 此时，一次去除上部电极的金属硬质聚合物（135）。 优选地，介电层包含氮化物或碳化物。 优选地，使用由氮化物层和碳化物层制成的多层结构作为电介质层。

公开(公告)号：KR1020010025972A

公开(公告)日：2001-04-06

申请号：KR1019990037084

申请日：1999-09-02

Applicant: 삼성전자주식회사

Inventor： 김일구 ,  황재성

IPC: H01L21/288

Abstract: PURPOSE: A method for manufacturing an interconnection of a semiconductor device is provided to form a reliable interconnection, by burying a trench without forming a void or seam. CONSTITUTION: An insulating layer(102) is dry-etched on a condition of the first pressure and the first power to form a trench having desired sidewall angel and depth of a trench. A dry etch process is performed on a condition of the second pressure higher than the first pressure and the second power lower than the first power to eliminate a fine trench and to make the bottom of the trench have a flat surface or round profile.

Abstract translation: 目的：提供一种用于制造半导体器件的互连的方法，以通过在不形成空隙或接缝的情况下埋入沟槽来形成可靠的互连。 构成：在第一压力和第一功率的条件下对绝缘层（102）进行干蚀刻，以形成具有期望的沟槽侧壁天线和沟槽深度的沟槽。 在比第一压力高的第二压力和低于第一功率的第二功率的条件下进行干法蚀刻工艺以消除细沟槽并使沟槽的底部具有平坦表面或圆形轮廓。

公开(公告)号：KR1020000072897A

公开(公告)日：2000-12-05

申请号：KR1019990015847

申请日：1999-05-03

Applicant: 삼성전자주식회사

Inventor： 김일구 ,  황재성

IPC: H01L21/28

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided which can prevent the damage of an etch stop layer using a dual-damascene technology without changing the profile of an open aperture for a via contact. CONSTITUTION: A method for fabricating a semiconductor device prevents the damage of an etch stop layer(104) during the following etching process to form a trench, by filling a first photoresist film in a via contact (116) higher than the etch stop layer, As a result, the critical dimension of the via contact hole is not varied, and thus the via contact hole is not varied, and thus the via contact hole having a good profile can be obtained. the method includes the steps of: forming a first interlayer insulation film(102) and a second interlayer insulation file(106) on top of a bottom conductive film(100) in sequence; forming an open aperture for a via contact reaching to the bottom conductive film through the second and the first interlayer insulation film; forming a first photoresist film to fill the open aperture for via contact; forming a second photoresist film on top of the second interlayer insulation film, to form a trench including the open aperture; and realizing a via contact and an upper conductive film(118) , by filling the trench and the open aperture with a conductive material, after forming the trench by etching the second interlayer insulation film using the second photoresist film as an etch mask.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，其可以使用双镶嵌技术来防止蚀刻停止层的损坏，而不改变用于通孔接触的开孔的轮廓。 构成：制造半导体器件的方法通过在比蚀刻停止层高的通孔接触（116）中填充第一光致抗蚀剂膜来防止在随后的蚀刻工艺期间蚀刻停止层（104）的损伤以形成沟槽， 结果，通孔接触孔的临界尺寸不变化，因此通孔接触孔不变，因此可以获得具有良好外形的通孔接触孔。 该方法包括以下步骤：依次在底部导电膜（100）的顶部上形成第一层间绝缘膜（102）和第二层间绝缘锉（106） 形成用于通过第二和第一层间绝缘膜到达底部导电膜的通孔接触孔的开孔; 形成第一光致抗蚀剂膜以填充用于通孔接触的开孔; 在所述第二层间绝缘膜的顶部上形成第二光致抗蚀剂膜，以形成包括所述开孔的沟槽; 并且通过使用第二光致抗蚀剂膜作为蚀刻掩模蚀刻第二层间绝缘膜，在形成沟槽之后，通过用导电材料填充沟槽和开孔，实现通孔接触和上导电膜（118）。

公开(公告)号：KR1019990048400A

公开(公告)日：1999-07-05

申请号：KR1019970067074

申请日：1997-12-09

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/28

Abstract: 반도체 장치의 콘택홀(contact hole) 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 제1콘택홀을 가지는 제1절연막 패턴을 형성한다. 이후에, 제1콘택홀 내를 채우는 도전성 플러그(plug)를 형성한다. 다음에, 도전성 플러그 및 제1절연막 패턴 상에 실리콘 나이트라이드(silicon nitride), 실리콘 옥시 나이트라이드(silicon oxy-nitride) 또는 보론 나이트라이드(boron nitride) 등으로 식각 저지막을 형성한다. 이어서, 식각 저지막 상에 제2층간 절연막을 형성한 후 제2층간 절연막을 패터닝하여 도전성 플러그에 겹쳐지는 식각 저지막을 노출시키는 제2콘택홀을 형성한다. 다음에, 노출되는 식각 저지막을 패터닝하여 도전성 플러그를 노출시킨다. 여기서, 제1층간 절연막 및 제2층간 절연막은 산화막으로 형성된다. 다음에, 제2콘택홀을 채우며 도전성 플러그에 접촉하는 도전막을 더 형성한다.

公开(公告)号：KR1019990010199A

公开(公告)日：1999-02-05

申请号：KR1019970032897

申请日：1997-07-15

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/76

Abstract: 트렌치(trench) 소자 분리 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 식각 저지막 패턴을 형성한다. 이어서, 식각 저지막 패턴의 양측에 반도체 기판을 노출시키는 스페이서(spacer)를 형성한다. 이후에 식각 저지막 패턴 및 스페이서를 마스크로 노출되는 반도체 기판을 식각하여 트렌치를 형성한다. 다음에, 트렌치를 채우는 제1절연막 패턴을 형성한다. 이때 상기 제1절연막 패턴은 다음과 같이 형성된다. 즉, 식각 저지막 패턴 상에 트렌치를 채우는 제1절연막을 형성한다. 이후에 제1절연막을 화학적 기계적 연마(chemical mechanical polishing) 방법으로 연마하여 제1절연막 패턴을 형성한다. 연이어, 식각 저지막 패턴을 제거하여, 스페이서 및 제1절연막 패턴으로 이루어지며 트렌치의 에지부(edge part)를 뒤덮는 제2절연막 패턴을 형성한다.

公开(公告)号：KR100165416B1

公开(公告)日：1999-02-01

申请号：KR1019950021389

申请日：1995-07-20

Applicant: 삼성전자주식회사

Inventor： 김일구 ,  강창진

IPC: H01L21/302

Abstract: 텅스텐(W) 상층막과 티나늄나이트라이드(TiN) 하지막으로 구성되는 다층금속 박막을 동일 챔버내에서 동시에 이방성 식각하는 방법을 개시한다. 본 발명은 W/TiN 다층막을 SF
6 가스 및 CF
4 가스를 혼합한 혼합 가스를 에칭 가스로 이용하고, 전체 유량이 40~100sccm, CF
4 /(SF
6+ CF
4 )의 가스 분율(gas fraction)이 약 0.1~0.9, 파워가 100~500W, 압력이 100 mTorr 이하의 저압 조건에서 플라즈마 소스를 이용하여 단일 챔버내에서 인-시튜로 패터닝함으로써, 공정 단순화 및 공정 안정화를 기할 수 있으며, 매우 양호한 수직 단면 프로파일을 얻을 수 있다.

公开(公告)号：KR1019970077519A

公开(公告)日：1997-12-12

申请号：KR1019960015585

申请日：1996-05-11

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/768

Abstract: 다층 금속배선 형성방법이 개시되어 있다. 본 발명은 표면에 절연막이 형성된 반도체기판 상에 제1금속막, 제2금속막 및 보호막을 차례로 형성하는 단계와, 상기 보호막의 소정영역 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로하여 상기 보호막을 식각하므로써 그 아래의 제2금속막을 노출시키는 단계와, 상기 노출된 제2금속막을 식각하여 그 아래의 제1금속막을 노출시키는 단계와, 상기 노출된 제1금속막을 실리콘 산화막 및 실리콘 질화막에 대한 식각선택비가 우수한 식각 레서피로 식각하는 단계를 포함하는 것을 특징으로 하는 다층 금속배선 형성방법을 제공한다. 본 발명에 의하면, 제1금속막을 실리콘산화막 및 실리콘 질화막에 대한 식각 선택비가 우수한 식각 레서피로 식각하므로써 제2금속막 상의 보호막이 노출되더라도 보호막이 식작되는 것을 방지할 수 있고, 제1금속막 아래의 절연막이 식각되어 반도체기판이 손상되는 현상 또한 방지할 수 있다.

公开(公告)号：KR1019970077220A

公开(公告)日：1997-12-12

申请号：KR1019960018243

申请日：1996-05-28

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/28

Abstract: 저저항의 게이트전극을 형성하기 위한 반도체장치의 게이트패턴 형성방법에 대해 기재되어 있다. 이는 반도체기판 상에 게이트절연막을 형성하는 단계; 게이트절연막 상에 티타늄 나이트라이드(TiN)와 텅스텐(W)막을 차례로 증착하는 단계; 텅스텐(W) 상에 캐핑층을 형성하는 단계; 캐핑층 상에 게이트를 패터닝하기 위한 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로 사용하여 캐핑층 및 텅스텐(W)을 차례로 식각하는 단계; 및 포토레지스트 패턴을 완전히 제거한 후, 티타늄 나이트라이드(TiN)를 식각하는 단계를 포함하는 것을 특징으로 하여 이루어진다.
따라서, 포토레지스트 패턴을 완전히 제거한 상태에서 게이트산화막에 대해 식각 선택비가 우수한 가스를 사용하여 티타늄 나이트라이드를 식각함으로써, 종래의 식각 공정의 마아진을 향상시킬 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.

公开(公告)号：KR1019970072134A

公开(公告)日：1997-11-07

申请号：KR1019960012487

申请日：1996-04-24

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/304

Abstract: 본 발명은 반도체 장치의 실리콘 나이트라이드막 에칭 방법에 관한 것으로, 본 발명에서는 반도체 기판상의 도전층 위에 적층된 실리콘 나이트라이드막을 포토레지스트 패턴을 에칭 마스크로 하여 에칭하는 데 있어서, O
2 /CHF
3 /NF
3 /Ar으로 이루어지는 제1혼합 가스를 이용하여 상기 실리콘 나이트라이드막을 저스트 에칭하여 실리콘 나이트라이드막 패턴을 형성하는 1차 에칭 단계와, CHF
3 /Ar으로 이루어지는 제2혼합 가스를 이용하여 상기 실리콘 나이트라이드막을 오버 에칭하는 2차 에칭 단계를 포함한다. 본 발명에 의하면, 도전층의 상부에 형성된 실리콘 나이트라이드막의 양호한 버티칼 프로파일 형성이 가능하고, 또한 포토레지스트와의 고선택적 에칭이가능하다.

公开(公告)号：KR1019970072094A

公开(公告)日：1997-11-07

申请号：KR1019960012543

申请日：1996-04-24

Applicant: 삼성전자주식회사

Inventor： 김일구

IPC: H01L21/28

Abstract: 두 스텝으로 실리콘 산화막 및 실리콘질화막을 식각하는 반도체 장치의 콘택 식각 방법에 관하여 개시한다. 본 발명은 게이트 전극 또는 비트라인이 형성된 반도체 기판 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막이 형성된 기판의 전면에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 실리콘 산화막을 1차로 식각하여 상기 실리콘 질화막을 노출하는 제1콘택홀을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상시 노출된 실리콘 질화막을 2차로 식각하여 상기 비트라인 또는 게이트 전극을 노출하는 제2콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 식각 방법을 제공한다. 본 발명의 반도체 장치의 콘택 식각 방법은 실리콘 산화막을 식각하는 제1스텝과 실리콘질화막을 식각하는 제2스탭으로 반도체 장치의 게이트 전극이나 비트라인을 노출하는 컨택홀을 신뢰성있게 형성할 수 있다.