公开(公告)号：KR100621562B1

公开(公告)日：2006-09-14

申请号：KR1020040060275

申请日：2004-07-30

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  장호선 ,  오영묵

IPC: H01L21/306

CPC classification number: H01L21/76802 ,  H01L21/0273 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/31144 ,  H01L21/32139 ,  H01L2221/1057

Abstract: 포토레지스트 패턴 상에 CO 가스에 의해 형성된 선택적 폴리머 마스크를 사용하는 건식 식각 방법이 제공된다. 건식 식각 방법은 포토레지스트 패턴 하부에 CO 가스와 폴리머 반응을 일으키지 않는 피식각 막질이 형성된 반도체 기판을 반응기 내에 재치시키는 단계, 반응기 내로 CO 가스만을 유입하여 포토레지스트 패턴 상부에 폴리머를 선택적으로 증착하여 폴리머층을 형성하는 단계 및 포토레지스트 패턴 및 폴리머층을 마스크로 하여 피식각 막질을 식각하는 단계를 포함한다.
건식 식각, 선택적 폴리머층, 포토레지스트, CO 가스

公开(公告)号：KR1020020036032A

公开(公告)日：2002-05-16

申请号：KR1020000065883

申请日：2000-11-07

Applicant: 삼성전자주식회사

Inventor： 장호선

IPC: H01L27/108

Abstract: PURPOSE: A method for fabricating a storage node of a dynamic random access memory(DRAM) is provided to control fracture of the storage node, by protecting a portion where the storage node and a contact plug are interconnected from a silicon nitride layer formed by a plasma-enhanced chemical vapor deposition(PECVD) process when the storage node of a capacitor over bit line(COB) structure is formed. CONSTITUTION: An interlayer dielectric is stacked on a substrate(10) where a metal-oxide-semiconductor(MOS) transistor structure and a bit line are formed. The interlayer dielectric is patterned to form a storage node contact hole. The silicon nitride layer(51) is formed on the substrate having the contact hole by using PECVD process to form an overhang in the inlet of the contact hole. A spacer is formed on the sidewall of the contact hole by an anisotropical etch process. A conductive layer for forming the storage node is stacked. The conductive layer is patterned to form a stack-type storage node(61).

Abstract translation: 目的：提供一种用于制造动态随机存取存储器（DRAM）的存储节点的方法，以通过保护存储节点和接触插塞互连的部分与由 当电容器的位线（COB）结构的存储节点形成时，等离子体增强化学气相沉积（PECVD）工艺。 构成：在形成有金属氧化物半导体（MOS）晶体管结构和位线的基板（10）上层叠层间电介质。 图案化层间电介质以形成存储节点接触孔。 通过使用PECVD工艺在具有接触孔的基板上形成氮化硅层（51），以在接触孔的入口中形成突出端。 通过各向异性热蚀刻工艺在接触孔的侧壁上形成间隔物。 层叠用于形成存储节点的导电层。 将导电层图案化以形成堆叠式存储节点（61）。

公开(公告)号：KR1019980037399A

公开(公告)日：1998-08-05

申请号：KR1019960056144

申请日：1996-11-21

Applicant: 삼성전자주식회사

Inventor： 장호선 ,  이승호 ,  이영건 ,  박형욱

IPC: H01L21/68

Abstract: 본 발명은 반도체 설비에 사용되는 로봇아암(robot-arm)의 얼라인먼트 툴(alignment tool) 및 얼라인 방법에 관한 것이다.
본 발명에 따르면 상기 목적을 달성하기 위한 본 발명에 의하면 로봇아암을 챔버내에서 정위치하도록 얼라인하는 방법에 있어서, 상기 챔버내 정위치를 상기 챔버 외부의 제 1 위치에 대응시키는 단계와; 상기 로봇아암의 상기 정위치에 대한 제 2 위치를 설정하는 단계와; 상기 제 1 위치와 상기 제 2 위치가 일치하도록 상기 로봇아암을 조정하는 단계로 이루어지는 것을 특징으로 한다.
이에 따라 챔버 상부를 개방하지 않고도 챔버 외측의 가상의 기준점을 통해 챔버내의 로봇아암의 위치를 관측하여 얼라인먼트를 수행할 수 있어 반도체 설비의 분해/조립에 따른 번거로움을 감소시키고, 그에 따른 소요 시간을 절약하는 효과가 있다.

公开(公告)号：KR1019970030608A

公开(公告)日：1997-06-26

申请号：KR1019950044335

申请日：1995-11-28

Applicant: 삼성전자주식회사

Inventor： 배종선 ,  오재영 ,  장호선 ,  박진호

IPC: H01L21/68

Abstract: 본 발명은 반도체 제조 공정중 웨이퍼의 이송에 따라 발생되는 틀어짐 현상 등을 적절히 보상 처리하기 위해 마련되는 얼라인(ALIGN) 장치에 관한 것으로, 특히 웨이퍼의 운반 부재에 접촉 면적의 감지 기능을 갖는 캡 센서(CAP SENSOR)를 배치하여 웨이퍼의 이송(TRANSFER) 계통에서 연속적으로 얼라인이 가능하게 한 웨이퍼 얼라인(ALIGN) 장치에 관한 것으로 웨이퍼 이송 수단에 연결된 운반 부재, 상기 운반 부재 상에 배치된 캡 센서를 구비하여 웨이퍼 이송중 웨이퍼의 접촉 면적 감지에 의해 얼라인 확인이 가능함을 특징으로 하는 웨이퍼 얼라인(ALIGN) 장치.

公开(公告)号：KR1020000032264A

公开(公告)日：2000-06-05

申请号：KR1019980048668

申请日：1998-11-13

Applicant: 삼성전자주식회사

Inventor： 이영건 ,  장호선

IPC: H01L21/3065

Abstract: PURPOSE: An equipment for dry etching is provided to prevent a certain part of the equipment from being broken caused by the contact of components and a wafer from being damaged. CONSTITUTION: An equipment is composed of a quartz chamber(10), a chamber ring(12), an external ring(14) contacting with the quartz chamber, and an O-ring(16) for sealing. Also, a protecting instrument(40) is installed on the front surface of the external ring exposed to the outside of the chamber ring. Herein, a Teflon cover is used for the protecting instrument and the quartz chamber is supported by the chamber ring. Therefore, the external ring is installed between the quartz chamber and the chamber ring for contacting with the edge and the side surface of the quartz chamber. In addition, the horizontal part of the external ring is inserted to a groove in the chamber ring for flattening the surface with the chamber ring. The protecting instrument operates buffering work while contacting the quartz chamber with the external ring for protecting the quartz chamber and a wafer inside.

Abstract translation: 目的：提供用于干蚀刻的设备，以防止由于部件和晶片的接触而损坏设备的某些部分而被破坏。 构成：设备由石英室（10），室环（12），与石英室接触的外环（14）和用于密封的O形环（16）组成。 此外，保护器具（40）安装在暴露于腔室环外部的外环的前表面上。 这里，保护器具使用特氟龙罩，石英腔由腔环支撑。 因此，外部环安装在石英室和室环之间，用于与石英室的边缘和侧面接触。 此外，外环的水平部分插入到腔室环中的凹槽中，以使腔体环平坦化。 保护仪器在将石英腔与外圈接触的同时进行缓冲工作，以保护石英腔和内部的晶片。

公开(公告)号：KR100175025B1

公开(公告)日：1999-04-01

申请号：KR1019950041257

申请日：1995-11-14

Applicant: 삼성전자주식회사

Inventor： 장호선 ,  김한성 ,  이원순 ,  박진호

IPC: H01L21/304

Abstract: 본 발명은 반도체 제조장치 및 이 장치를 사용하는 반도체장치의 제조방법에 관해 개시한다. 본 발명의 반도체 제조장치는 건식식각이 진행되는 반응챔버를 구비하는 반도체 제조장치에 있어서,
상기 반응챔버는 건식식각을 위한 매개체인 상기 반응챔버내에 형성되는 플라즈마의 비정상적인 형성을 감지하여 상기 식각을 중지시킬 수 있는 수단을 구비한다.
본 발명에 의하면 식각공정 특히, 건식식각공정에서 반응챔버내에 플라즈마의 비정상적인 형성을 검출하는 수단을 구비함으로써, 플라즈마의 비정상적인 형성을 인지하여 즉각 식각공정을 중지시킬 수 있으므로 반도체장치가 심각한 식각결함을 받는 것을 방지할 수 있으므로 반도체장치의 불량을 크게 줄일 수 있다.

公开(公告)号：KR1019990002506A

公开(公告)日：1999-01-15

申请号：KR1019970026126

申请日：1997-06-20

Applicant: 삼성전자주식회사

Inventor： 노수광 ,  이경수 ,  박진오 ,  장호선

IPC: H01L21/66

Abstract: 본 발명은 반도체 제조 공정에서 사용되고 있는 고주파 발생장치의 냉각판에 누수 감지장치를 제공하여 누수로 인한 장치 및 사고의 피해를 최소화하기 위한 누수 방지 방법에 관한 것으로서, 고주파 발생장치의 냉각판의 하부면에 누수감지 센서를 장착하여 냉각수 누출 여부를 검지하고, 냉각판에서 누수가 발생하면 누수감지 센서가 작동하여 신호를 누수감지 제어기에 보내고, 제어기에서 발생한 누수 신호를 고주파 발생장치의 전원부에 보내어 고주파 발생장치의 전원을 차단하는 방법으로 누수로 인한 감전 사고를 방지할 수 있고, 설비의 가동률을 증가시킬 수 있는 이점을 제공한다.

公开(公告)号：KR1019970030208A

公开(公告)日：1997-06-26

申请号：KR1019950041914

申请日：1995-11-17

Applicant: 삼성전자주식회사

Inventor： 노수광 ,  오재영 ,  장호선 ,  박진호

IPC: H01L21/00

Abstract: 본 발명은 반도체 웨이퍼의 건식 식각(DRY ETCHING) 설비에 있어서, 식각기(ETCHING SPECIES)로 사용되는 유해 가스(TOXIC GAS)의 발생된 흄(FUME)이 설비 내에서 발생과 동시에 제거되도록 한 유해 가스 제거장치에 관한 것으로, 특히 건식 식각 설비 내에 가스 분출 수단인 블로워(BLOWER)와 배출 수단으로 흡기관(VACUUM EXHAUST)을 설치하여 효과적으로 발생된 가스의 제거가 가능한 반도체 제조의 유해 가스 제거장치에 관한 것으로 웨이퍼 이송시에 유출되는 가스가 설비 표면 및 대기와 반응하지 못하도록 설치된 가스 분출 수단과, 상기 가스 분출 수단에 의해 분출된 가스가 흡수되어 배출될 수 있도록 배출 수단을 구비하여 건식 식각의 잔유 가스 유출이 억제됨을 특징으로 하는 반도체 제조의 유해 가스 제거 장치.

公开(公告)号：KR1020060056025A

公开(公告)日：2006-05-24

申请号：KR1020040095243

申请日：2004-11-19

Applicant: 삼성전자주식회사

Inventor： 장호선

IPC: G03F7/00

CPC classification number: G03F7/091 ,  C01B32/10 ,  G03F1/80 ,  G03F7/2004 ,  G03F7/2022 ,  G03F7/405 ,  H01L21/0273 ,  H01L21/0332

Abstract: 본 발명은 포토레지스트의 변형을 방지할 수 있는 패터닝 방법을 개시한다. 개시된 본 발명은 포토레지스트 및 유기 반사방지막을 사용하는 패터닝 방법에 있어서, 상기 유기 반사방지막을 에칭하는데 쓰이는 에칭 가스는 수소(H
2 )/질소(N
2 )를 포함하는 가스에 불화탄소계(Fluoro-Carbon) 가스를 첨가한 것을 특징으로 한다. 이에 의하면, 수소 가스를 이용한 환원 방법으로 유기 반사방지막을 드라이 에칭한다. 아르곤 가스를 배제한 사염화탄소(CF
4 )/수소(H
2 )/질소(N
2 ) 케미스트리의 경우 수소 플라즈마의 포토레지스트 큐어링 효과(Curing Effect)와 아르곤과 같은 중원소 물질의 충격이 배제되기 때문에 불화아르곤 포토레지스트의 변형 억제가 가능하게 된다. 이에 따라, 변형이 없는 패턴을 얻을 수 있어 수율을 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR1020030096730A

公开(公告)日：2003-12-31

申请号：KR1020020033736

申请日：2002-06-17

Applicant: 삼성전자주식회사

Inventor： 장호선 ,  김일구

IPC: H01L21/768

Abstract: PURPOSE: A method for forming a dual damascene interconnection of a semiconductor device is provided to be capable of preventing the etching phenomenon of a passivation layer when carrying out a rework process, by carrying out a trench etching process after forming a capping layer at the upper portion of the passivation layer. CONSTITUTION: The first etch stopper(310), the first interlayer dielectric(320), and the second interlayer dielectric(340) are sequentially formed at the upper portion of a semiconductor substrate(300), wherein the semiconductor substrate has a damascene interconnection(305). A via hole is formed by selectively etching the resultant structure. Then, a passivation layer(370) is formed at the via hole. After forming a capping layer(380) at the upper portion of the passivation layer, a trench is formed by selectively etching the capping layer, the passivation layer, and the second interlayer dielectric. Then, an interconnection is formed at the dual damascene pattern made of the via hole and the trench.

Abstract translation: 目的：提供一种用于形成半镶嵌双面镶嵌互连的方法，以便在进行返工时能够防止钝化层的蚀刻现象，通过在上层形成覆盖层之后进行沟槽蚀刻工艺 钝化层的一部分。 构成：第一蚀刻停止器（310），第一层间电介质（320）和第二层间电介质（340）依次形成在半导体衬底（300）的上部，其中半导体衬底具有镶嵌互连（ 305）。 通过选择性蚀刻所得到的结构形成通孔。 然后，在通孔处形成钝化层（370）。 在钝化层的上部形成覆盖层（380）之后，通过选择性地蚀刻覆盖层，钝化层和第二层间电介质形成沟槽。 然后，在由通孔和沟槽制成的双镶嵌图案处形成互连。