公开(公告)号：KR100655660B1

公开(公告)日：2006-12-11

申请号：KR1020040107111

申请日：2004-12-16

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  김경수 ,  정희범

IPC: H04L7/027

Abstract: 본 발명은 하나의 공통 구조를 이용하여, 무선랜 시스템에서 반복적인 패턴을 갖는 프리앰블 신호의 유무와 신호의 타이밍(시간) 정보를 결정함으로써, 802.11a 및 802.11b의 신호 검출을 동시에 수행하고, 802.11a의 동기시간을 검출할 수 있는 무선랜 프리앰블 신호 검출 장치 및 그 방법에 관한 것으로, 기준 입력신호와 전송된 입력신호를 상호 상관하여, 주어진 샘플 구간 동안 더한 신호의 에너지값을 더하여, 상관 에너지값을 출력하는 병렬 구조의 다수 개의 상호상관수단; 및 상기 다수 개의 상호상관수단으로부터 출력되는 각각의 상관 에너지값 중 가장 큰 상관값을 보이는 출력값(최대값)과 가장 작은 상관값을 보이는 출력값(최소값)을 선택한 후, 상기 최대값과 상기 최소값의 비가 소정의 기준값 이상이 될 경우 신호가 검출된 것으로 결정하여, 그 상호상관수단의 위치를 알려주는 지수를 출력하는 선택수단을 포함하되, 상기 기준 입력신호는 멀티비트의 형태로 구성되고, 상기 상호상관수단 각각에 입력되는 기준 입력신호는 순차적으로 한 샘플씩 지연되어 입력되는 것을 특징으로 한다.
무선랜, 신호 검출, 동기,상호 상관, 기준 입력신호, 샘플, 지연

公开(公告)号：KR1020060069167A

公开(公告)日：2006-06-21

申请号：KR1020040108282

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 전인산 ,  김혁 ,  김경수 ,  어익수 ,  정희범

IPC: H03M13/41

CPC classification number: H03M13/395 ,  H03M13/4107 ,  H03M13/4192

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 하이브리드 역추적 장치 및 그를 이용한 고속 비터비 복호 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 초고속 통신을 수행하기 위하여 완전 병렬 ACS의 구조를 사용하고, 임계 경로의 최적화를 위하여 radix2 대신에 radix4를 사용한 구조에 있어서, 레지스터 교환 방식과 역추적 방식을 결합한 하이브리드 방식을 적용하여 하드웨어의 크기를 개선하고 성능과 전력소모에 있어서 최적화된 구조를 제공할 수 있는 하이브리드 역추적 장치 및 그를 이용한 고속 비터비 복호 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 경로 메트릭 계산기로부터 경로 메트릭의 가지(생존경로)를 입력받아, 블록 역추적을 하기 위한 비트 길이만큼 레지스터 교환을 통하여 블록 생존값을 얻기 위한 레지스터 교환수단; 상기 레지스터 교환이 원활하게 이루어지도록 블록 생존값을 저장 및 출력하고, 상기 레지스터 교환을 통해 얻은 블록 생존값을 블록 역추적 메모리에 쓸 때까지 저장하기 위한 저장수단; 및 상기 저장수단의 값을 상기 블록 역추적 메모리에 쓰면서 블록 역추적을 수행하여 복호된 데이터를 출력하기 위한 블록 역추적 수단을 포함하되, Radix4를 사용한 완전 병렬 ACS(Add Compare Select) 구조를 갖는 것을 특징으로 한다.
4. 발명의 중요한 용도
본 발명은 고속 무선통신 시스템 등에 이용됨.
하이브리드 역추적, 레지스터 교환, 블록 역추적, 비터비 복호기, Radix4

公开(公告)号：KR100453811B1

公开(公告)日：2004-10-20

申请号：KR1020010075274

申请日：2001-11-30

Applicant: 한국전자통신연구원

Inventor： 한경태 ,  어익수 ,  정희범 ,  김경수

IPC: H04B1/7113

CPC classification number: H04B1/7113 ,  H04B1/7117

Abstract: A multipath searching device includes a radio front-end for converting a received radio signal into a baseband signal and for outputting the baseband signal. A profile calculating unit is included for calculating and outputting the multipath profile of the baseband signal. A first detector determines whether or not the radio signal traveled along a multipath is having a short-delay path by comparing the peak value of the multipath profile with a profile value of a predetermined position time interval before or after the peak of the multipath profile. A path selector receives the multipath profile and the detection result of the first detector, generates time delay information for each path, and separates many paths along which the radio signal traveled. A receiving unit receives the time delay information of the paths, despreads the baseband signal, and combines despread signals.

Abstract translation: 多路径搜索设备包括用于将接收到的无线电信号转换为基带信号并输出​​该基带信号的无线电前端。 包括简档计算单元，用于计算和输出基带信号的多径分布。 第一检测器通过将多径分布的峰值与多径分布的峰值之前或之后的预定位置时间间隔的分布值进行比较来确定沿多径传播的无线电信号是否具有短延迟路径。 路径选择器接收第一检测器的多路径分布和检测结果，产生每个路径的时间延迟信息，并分离出无线电信号沿其行进的许多路径。 接收单元接收路径的时间延迟信息，对基带信号进行解扩，并组合解扩信号。

公开(公告)号：KR100430567B1

公开(公告)日：2004-05-10

申请号：KR1020000059749

申请日：2000-10-11

Applicant: 한국전자통신연구원

Inventor： 박형일 ,  어익수 ,  김경수

IPC: H03M13/27

CPC classification number: H03M13/2782 ,  H03M13/2707 ,  H03M13/271 ,  H03M13/276 ,  H03M13/2764

Abstract: An interleaving/deinterleaving processing method, a channel encoding system using it and a computer readable recording media for realizing it is provided. The interleaver includes: an interleaving storing unit for storing data sequence; the writing address generating unit for obtaining inter-location offset of a memory on which symbols are to be written in order to perform a writing operation and for generating a writing address to be practically written on, data and a memory control signal; an address offset generating unit for receiving a middle value (MID_OFF) and a start signal from the writing address generating unit, the middle value and the start signal being used for obtaining an offset between an inter-location offset of the memory; a reading address generating unit for generating increasing the address offset generating unit originated signal to as much as a symbol's memory inter-location offset; the first and the second selecting unit for selecting appropriate signal between a control signal and address in the writing address generating unit and the reading address generating unit transferred writing operation needed reading operation, and in a real interleaving operation needed reading operation; and a third selecting unit for selecting appropriate symbol in the memory output signals and performed from the reading address generating unit transferred interleaving.

Abstract translation: 提供了一种交错/去交错处理方法，一种使用它的信道编码系统和一种用于实现它的计算机可读记录介质。 交织器包括：交织存储单元，用于存储数据序列; 写入地址产生单元，用于获得其上将写入符号的存储器的位置间偏移，以便执行写入操作并产生将被实际写入的写入地址，数据和存储器控制信号; 地址偏移产生单元，用于从写入地址产生单元接收中间值（MID_OFF）和开始信号，中间值和开始信号用于获得存储器的位置间偏移之间的偏移; 读取地址产生单元，用于产生地址偏移产生单元产生的信号增加到符号的存储器位置间偏移; 第一选择单元和第二选择单元，用于在写入地址生成单元和读取地址生成单元传送的写入操作所需的读取操作中以及在实际交织操作所需的读取操作中选择控制信号和地址之间的适当信号; 以及第三选择单元，用于从存储器输出信号中选择适当的符号，并从读取地址生成单元传送的交织执行。

公开(公告)号：KR100366292B1

公开(公告)日：2002-12-31

申请号：KR1020000071747

申请日：2000-11-29

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  김경수 ,  이성주 ,  김재석

IPC: H04B1/7117

Abstract: 본 발명은 레이크(Rake) 수신기중 심볼 컴바이닝(Symbol Combining)에 관한 것으로, CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정중 복조된 다중 경로(Multi-path) 신호를 컴바이닝하는 방법에 관한 것이다.
본 발명의 목적은 CDMA 통신 시스템에서 다중 경로 신호를 컴바이닝할 시, 컴바이닝 과정에 새로운 알고리즘을 사용함으로써, 레이크 수신기의 각 핑거(Finger)에서 시간 동기(Timing Synchronization)를 맞추기 위해 사용되는 FIFO 레지스터의 하드웨어 복잡도를 획기적으로 감소시키는 데에 있다. 기존 컴바이닝 알고리즘(IS-95)에서는 복조된 심볼을 컴바이닝하기에 앞서 각 심볼들의 시간적인 동기를 맞추기 위해 각 핑거마다 FIFO 레지스터를 사용하였으나, 수정된 상기 컴바이닝 알고리즘은 심볼의 시간적인 동기뿐만 아니라 심볼에 대한 컴바이닝 작업을 동시에 수행함으로써, 핑거의 수에 상관없이 하나의 FIFO 레지스터만을 사용하여 컴바이닝이 가능하도록 하였다.

公开(公告)号：KR1020010076782A

公开(公告)日：2001-08-16

申请号：KR1020000004137

申请日：2000-01-28

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  이호석 ,  김경수 ,  조한진

IPC: H04B1/7083

CPC classification number: H04B1/7083 ,  H04B1/70735 ,  H04J13/0022

Abstract: PURPOSE: A cell scanner of an asynchronous CDMA(Code Division Multiple Access) communication system is provided to construct simple hardware by removing previously phase error components. CONSTITUTION: A complex despreading unit(21) multiplies input data and a spreading code to despread the input data. A delay unit(23,24) delays the in-phase component and the quadature-phase component of the despread data. A multiplication unit(25,26) multiplies the in-phase component of the despread data and the in-phase component of the delayed data, and multiplies the quadature-phase component of the despread data and the quadature-phase component of the delayed data. An integration unit(27) adds two results from the multiplication unit(25,26).

Abstract translation: 目的：提供异步CDMA（码分多址）通信系统的单元扫描器，通过消除先前的相位误差分量来构造简单的硬件。 构成：复数解扩单元（21）将输入数据和扩展码相乘以对输入数据进行解扩。 延迟单元（23,24）延迟解扩数据的同相分量和正交相位分量。 乘法单元（25,26）将解扩数据的同相分量和延迟数据的同相分量相乘，并将解扩数据的正交分量与延迟数据的正交分量相乘 。 积分单元（27）从乘法单元添加两个结果（25,26）。

公开(公告)号：KR100261302B1

公开(公告)日：2000-07-01

申请号：KR1019970054784

申请日：1997-10-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 어익수 ,  김경수 ,  연광일

IPC: H04L23/00

CPC classification number: H04J13/0048 ,  H04B1/707 ,  H04J13/10

Abstract: PURPOSE: A circuit for generating Hamadad codes is provided which generates 12-order Paley codes using simple counters and easily generates at least 48-order Hamadad codes using the 12-order Paley codes. CONSTITUTION: A Hamadad code generator includes a 2-bit counter(24) for generating a fourth Hamadad code of lower two bits, a 4-bit counter(21) operated according to a carry of the 2-bit counter to generate an upper Paley code having 12 states, and a 6-bit reference counter(25) having 48 states according to external resetting. The code generator further has a 6-bit register(26) for storing Hamadad code index values, and a binary multiplier for multiplying the fourth Hamadad code by the 12 Paley code to generate a final 48-order code.

Abstract translation: 目的：提供一个用于生成Hamadad码的电路，它使用简单的计数器生成12阶Paley码，并使用12阶Paley码轻松生成至少48阶Hamadad码。 构成：Hamadad码发生器包括用于产生低二位的第四Hamadad码的2位计数器（24），根据2位计数器的进位操作的4位计数器（21），以产生上Paley 具有12个状态的代码和根据外部复位的具有48个状态的6位参考计数器（25）。 代码生成器还具有用于存储哈马德代码索引值的6位寄存器（26）和用于将第四哈马德代码乘以12代码的二进制乘法器以生成最终的48阶代码。

公开(公告)号：KR100223026B1

公开(公告)日：1999-10-01

申请号：KR1019960046457

申请日：1996-10-17

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  연광일 ,  임인기

IPC: H03K19/003

CPC classification number: H04L7/02 ,  G06F5/06 ,  H04L7/0008

Abstract: 본 발명은 마이크로 콘트롤러 및 디지탈 신호처리 블록을 같이 사용하는 경우 두 블록 사이에 서로 다른 클럭을 사용함으로서, 한 블록에서 다른 블록으로 신호를 보낼 때, 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다.
따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이터와 기준 클럭을 낸드(NAND) 게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.

公开(公告)号：KR100194578B1

公开(公告)日：1999-06-15

申请号：KR1019960061528

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  연광일 ,  박경룡 ,  어익수 ,  차진종 ,  김경수

IPC: H03K23/00

Abstract: 본 발명은 디지털 회로로 구성된 2.5 분주장치에 관한 것이다. 그 목적은 카운터 및 간단한 디지털 논리소자를 사용하여 2.5 분주장치를 집적회로 내에 구현하는 데에 있다. 그 구성은 클럭을 입력받아 카운팅을 수행하는 카운팅 수단과, 파워-온 리셋을 입력받고 나서 클럭에 동기시켜 카운팅 수단을 리셋하는 리셋수단과, 카운팅 수단의 출력을 사용하여 원하는 클럭 라이징인 제1클럭을 생성하는 제1클럭생성 수단과, 제1클럭을 입력클럭의 1/4 주기만큼 지연시켜 제2클럭을 생성하는 제2클럭생성 수단 및 제1클럭과 제2클럭을 입력받아 2.5 분주된 클럭을 출력하는 출력수단으로 되어 있다.

公开(公告)号：KR1019980027623A

公开(公告)日：1998-07-15

申请号：KR1019960046457

申请日：1996-10-17

Applicant: 한국전자통신연구원

Inventor： 어익수 ,  연광일 ,  임인기

IPC: H03K19/003

Abstract: 본 발명은 마이크로 콘트롤러 및 디지틀 신호처리 블럭을 같이 사용하는 경우 두 블럭 사이에 서로 다른 클럭을 사용함으로서, 한 블럭에서 다른 블럭으로 신호를 보낼 때 클럭의 동기가 일치하지 않는 문제점이 발생하게 된다. 또한, 입력신호의 변화 도중에 기준클럭이 활성화 되는 경우 불완전한 구간이 발생하게 된다. 따라서, 본 발명에서는 상기한 문제점을 해결하기 위해 비동기 입력 데이타와 기준클럭을 낸드(NAND)게이트로 구성된 래치회로(RS)를 사용하여 동기화 시키도록 함으로서, 불완전한 구간이 발생하는 문제점을 해결할 수 있는 동기화 회로에 관한 것이다.