公开(公告)号：KR1019930009704B1

公开(公告)日：1993-10-08

申请号：KR1019910015639

申请日：1991-09-07

Applicant: 한국전자통신연구원

Inventor： 김기홍 ,  이창석 ,  박형무 ,  윤형진 ,  박신종

IPC: H03K19/00

CPC classification number: G11C8/12

Abstract: The device includes a decoding logic mean (40) having chip select pairs (CS1, bar CS1 - CSn, bar CSn) connected to outer input taps selectively to select the single chip corresponding to the logical combination of the extended address. The decoding logic means comprises a number of inner logic means (30-1 - 30-N) which number is same to the selected chips, and an AND gate multiplying the outputs of the inner logic means logicaly.

Abstract translation: 该装置包括有选择性地连接到外部输入抽头的选择对选择对应于扩展地址的逻辑组合的单个芯片的片选对（CS1，条CS1-CSn，条CSn）的解码逻辑平均值（40）。 解码逻辑装置包括多个与选择的芯片相同数量的内部逻辑装置（30-1-30-N），以及将内部逻辑装置的输出逻辑运算的AND门相乘。

公开(公告)号：KR1019920008754A

公开(公告)日：1992-05-28

申请号：KR1019900016019

申请日：1990-10-10

Applicant: 한국전자통신연구원

Inventor： 이창석 ,  윤광준 ,  박형무 ,  성낙선

IPC: G11C11/407

Abstract: 내용 없음.

公开(公告)号：KR2019910013285U

公开(公告)日：1991-07-30

申请号：KR2019890019836

申请日：1989-12-26

Applicant: 한국전자통신연구원

Inventor： 이창석 ,  윤광준 ,  박형무 ,  마동성

IPC: H03K19/00