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公开(公告)号：KR1019960019656A
公开(公告)日：1996-06-17
申请号：KR1019940030900
申请日：1994-11-23
IPC: H01L21/76
Abstract: 본 발명은 반도체 장치에서 각 트렌지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)를 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird′s Beak)을 제거한 소자 격리방법에 관한 것이다.
본 발명의 제1실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench)을 이용하여 격리된다.
본 발명의 제2실시예에 의하면 트렌치 식각(trench etchning) 공정에 의한 트렌치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.-
公开(公告)号：KR1019950021230A
公开(公告)日：1995-07-26
申请号：KR1019930028269
申请日：1993-12-17
IPC: H01L21/331 , H01L29/73
Abstract: 본 발명은 선택적결정성장법을 이용한 쌍극자트랜지스터의 제조방법에 관한 것으로서, 종래기술에 있어 전류이득이 감소하고 얇은 베이스층을 형성하기가 어려운 문제점을 해결하기 위하여 본 발명에서는 소자격리가 완료된 웨이퍼의 전면에 베이스 박막(6), 에미터 박막(7)을 도포하고, 소정부분에 완충용절연막(8) 및 산화방지용절연막(9)을 형성하고(b), 상기 에미터 박막(7)의 측면에 측면절연막(10)을 형성하고, 상기 베이스박막(6)위에 베이스 전극용 박막(11)을 형성한 위에 감광막(12)을 제거한 후, 선택적으로 산화막(15,16)을 형성하며(e), 상기 완충용절연막(8) 및 산화방지용절연막(9)을 선택적으로 제거한 후 에미터접점을 형성하여 금속박막(20)을 형성하는(f)공정들을 제공함으로써 다양하게 베이스 박막와 에미터박막을 형성할 수 있고, 마스크 수를 줄일 수 있어 공정이 용이하고 상기 측면절연막(10)에 의해 에미터와 베이스간격이 결정되므로 정확하게 조절할 수 있다.
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公开(公告)号：KR1020140104802A
公开(公告)日：2014-08-29
申请号：KR1020130018756
申请日：2013-02-21
Applicant: 한국전자통신연구원 , 주식회사 시지트로닉스
IPC: H01L23/12
CPC classification number: H01L23/4827 , H01L24/03 , H01L24/05 , H01L24/27 , H01L24/29 , H01L24/32 , H01L24/83 , H01L2224/0345 , H01L2224/04026 , H01L2224/05138 , H01L2224/05638 , H01L2224/05666 , H01L2224/05671 , H01L2224/2745 , H01L2224/29082 , H01L2224/29083 , H01L2224/29144 , H01L2224/29166 , H01L2224/29171 , H01L2224/32227 , H01L2224/32502 , H01L2224/83447 , H01L2224/83455 , H01L2224/8346 , H01L2224/83805 , H01L2924/01322 , H01L2924/00014 , H01L2924/01026 , H01L2924/01014 , H01L2924/00
Abstract: A method for manufacturing a semiconductor package according to an embodiment of the present invention comprises: preparing a die including a first metal layer and a second metal layer sequentially stacked on a silicon substrate; preparing a package substrate; and forming an adhesive layer between the package substrate and the second metal layer to mount the die to the package substrate, wherein forming the adhesive layer can be performed by the eutectic bonding of the silicon substrate and the second metal layer. The semiconductor package according to the present invention can easily form the adhesive layer due to the eutectic bonding without a forming process of a preform.
Abstract translation: 根据本发明的实施例的半导体封装的制造方法包括：准备包括依次堆叠在硅衬底上的第一金属层和第二金属层的管芯; 制备封装衬底; 以及在所述封装基板和所述第二金属层之间形成粘合剂层以将所述管芯安装到所述封装基板，其中，通过所述硅基板和所述第二金属层的共晶接合可以进行形成所述粘合剂层。 根据本发明的半导体封装可以由于共晶接合而容易地形成粘合层，而不需要预成型件的成形工艺。
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公开(公告)号：KR1020130031761A
公开(公告)日：2013-03-29
申请号：KR1020120000229
申请日：2012-01-02
Applicant: 한국전자통신연구원 , 주식회사 시지트로닉스
IPC: H01L29/772 , H01L21/335
CPC classification number: H01L27/0266 , H01L29/778 , H01L29/7783
Abstract: PURPOSE: A power device is provided to improve the electrical reliability for the EOS/ESD of a GaN FET device. CONSTITUTION: A silicon epitaxial layer(301) is formed on a silicon substrate(300). The silicon epitaxial layer comprises a P-type ion implantation layer(303a,303b) and a p-type plug layer(302). An AlGaN/GaN epi layer(307) for a GaN FET device is formed on the p-type plug layer. A gate electrode(310a), a source electrode(310b) and a drain electrode(310c) are formed on the AlGaN/GaN epi layer.
Abstract translation: 目的：提供一种功率器件来提高GaN FET器件的EOS / ESD的电可靠性。 构成：在硅衬底（300）上形成硅外延层（301）。 硅外延层包括P型离子注入层（303a，303b）和p型插塞层（302）。 在p型插塞层上形成用于GaN FET器件的AlGaN / GaN外延层（307）。 在AlGaN / GaN外延层上形成栅电极（310a），源电极（310b）和漏电极（310c）。
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公开(公告)号：KR100275540B1
公开(公告)日：2000-12-15
申请号：KR1019970048320
申请日：1997-09-23
Applicant: 한국전자통신연구원
IPC: H01L29/70
CPC classification number: H01L29/1602 , H01L29/16 , H01L29/66242 , H01L29/66287 , H01L29/732 , H01L29/7378
Abstract: PURPOSE: A super self-aligned bipolar transistor and a method for manufacturing the same are provided to minimize a parasitic resistance by using a polysilicon thin film and a metal silicide thin film. CONSTITUTION: A conductive buried collector(3) is formed locally on a semiconductor substrate(3a,3b). The first insulating layer(3e), the second insulating layer(3f), and a conductive base thin film are laminated sequentially on the conductive buried collector(3). The conductive buried collector(3) is exposed from a device active region defined on the conductive buried collector(3). A single crystal semiconductor field thin film is formed on a field region. The first insulating layer(3e) is formed at the first insulating layer(3e), the second insulating layer(3f), and a sidewall of the conductive base electrode thin film. A signal crystal collector thin film is formed on the exposed buried collector(3). A conductive base thin film is formed on the conductive base electrode thin film. The third insulating layer(3i) is patterned to expose the base thin film. A conductive emitter thin film is formed on the exposed base thin film. The conductive emitter thin film is isolated from the base electrode thin film. A metal silicide layer is formed the exposed base thin film and the emitter thin film. The fourth insulating layer(3k) is applied thereon.
Abstract translation: 目的：提供超自对准双极晶体管及其制造方法，以通过使用多晶硅薄膜和金属硅化物薄膜使寄生电阻最小化。 构成：在半导体衬底（3a，3b）上局部形成导电性埋地集电体（3）。 第一绝缘层（3e），第二绝缘层（3f）和导电性基底薄膜依次层叠在导电性埋地集电体（3）上。 导电掩埋集电极（3）从限定在导电性埋地集电体（3）上的器件有源区域露出。 在场区域上形成单晶半导体场薄膜。 第一绝缘层（3e）形成在第一绝缘层（3e），第二绝缘层（3f）和导电基极电极薄膜的侧壁上。 在暴露的埋地收集器（3）上形成信号晶体集电极薄膜。 导电性基底薄膜形成在导电性基极薄膜上。 将第三绝缘层（3i）图案化以暴露基底薄膜。 在暴露的基底薄膜上形成导电发射体薄膜。 导电发射极薄膜与基极薄膜隔离。 金属硅化物层形成为暴露的基底薄膜和发射极薄膜。 第四绝缘层（3k）施加在其上。
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Patent Agency Ranking
公开(公告)号：KR100216510B1
公开(公告)日：1999-08-16
申请号：KR1019960055706
申请日：1996-11-20
Applicant: 한국전자통신연구원 , 주식회사 에이스테크놀로지
IPC: H01L21/8222
Abstract: 본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하기 위한 바이폴라 트랜지스터의 컬렉터 제조 방법에 관한 것이다. 바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도 및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일한 기판상에 제작하는데 어려움이 있었다. 본 발명은 컬렉터 박막이 성장될 부분에 트렌치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하였다. 본 발명의 효과로 고속 트랜지스터와 고출력 트랜지스터를 동일 췹에 구현할 수 있으므로 고출력이 요구되는 고속 IC(Integrated Circuit)나 고출력 전력증폭기와 고속 IC가 집적화된 RF 모듈등의 제작이 용이해져 제품의 가격 경쟁력이 향상될 것이다.
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公开(公告)号：KR100211981B1
公开(公告)日：1999-08-02
申请号：KR1019960063597
申请日：1996-12-10
IPC: H01L21/331
Abstract: 본 발명은 얇은 컬렉터(collector)와 두꺼운 컬렉터를 동일한 기판상에 형성하는 바이폴라 트랜지스터의 컬렉터 제조방법에 관한 것으로서, 얇은 컬렉터 영역과 두꺼운 컬렉터 영역을 정의하고 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 동시에 성장한 후, 얇은 컬렉터 영역에 선택적으로 이온주입하고, 다시 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 성장함으로써 이온 주입된 영역에는 얇은 컬렉터가, 이온 주입되지 않은 영역에는 두꺼운 컬렉터가 형성되도록 하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 기판상에 형성할 수 있다.
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公开(公告)号：KR100205024B1
公开(公告)日：1999-07-01
申请号：KR1019950052693
申请日：1995-12-20
IPC: H01L29/70
CPC classification number: H01L29/66242 , H01L29/7378 , Y10S148/072
Abstract: 본 발명은 폴리사이드 베이스 전극과 선택적 박막 성장법을 사용한 초자기정렬 바이폴러 트랜지스터 장치 및 제조방법에 관한 것으로서, 특히 선택적 박막 성장을 이용하여 소자 격리를 위한 트랜치를 배제하고 실리사이드 베이스 전극을 사용하므로써, 소자 크기를 최소화하고 공정을 단순화 하면서 소자 특성을 향상시킬 수 있도록 하며, 칩(Chip) 상에 소자 격리 영역을 제거하고 또한 이온 주입 소자격리 등에 따른 단점 등을 제거할 수 있으며, 컬렉터-베이스 간의 기생용량을 작게 조절할 수 있고 또한 베이스-에미터간을 자기 정렬함으로써 에미터-베이스간의 기생용량 및 베이스 기생저항을 크게 감소시켜 소자의 고주파 대역에서의 동작 특성을 개선하는 특징이 있다.
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公开(公告)号：KR1019990034150A
公开(公告)日：1999-05-15
申请号：KR1019970055648
申请日：1997-10-28
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 초자기 정렬(super-self-aligned) 쌍극자 트랜지스터(bipolar transistor) 제조 방법에 관한 것이다. 종래 쌍극자 트랜지스터 제조방법에서 베이스 에피 박막을 성장한 후에 측벽 산화규소막을 형성함으로써 발생되는 건식 식각으로 인한 에미터-베이스 계면 손상을 방지하기 위해, 본 발명에서는 측벽 질화규소막을 먼저 형성한 후 베이스 박막을 성장함으로써, 에미터-베이스 접합 누설 전류를 줄이고, 한편 이로 인한 고속 고주파 동작 특성의 저하를 방지할 수 있으며, 베이스-컬렉터 접합 용량을 이론적인 한계로 최소화 시킬 수 있는 고속 고주파 성능이 우수한 트랜지스터 제조 공정 방법을 제공한다.
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公开(公告)号：KR100163739B1
公开(公告)日：1998-12-01
申请号：KR1019940031325
申请日：1994-11-26
IPC: H01L29/68
Abstract: 본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자(bipolar) 트랜지스터에 관한 것으로서, 실리콘 에미터 전극을 선택적 단결정 과성정(epitaxial lateral overgrowth)하여 에미터와 베이스가 자기정렬되게 하고 금속성 박막을 이용하여 베이스 기생저항을 크게 감소시킨 쌍극자 트랜지스터 제조방법에 관한 것이다.
본 발명은 비활성 베이스로 금속성 박막인 티타늄 실리사이드를 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로서 재현성이 높고 소자의 크기를 줄여 직접도를 높일 수 있는 장점이 있다.
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