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公开(公告)号:KR1019960026935A
公开(公告)日:1996-07-22
申请号:KR1019940032830
申请日:1994-12-05
IPC: H01L29/73
Abstract: 본 발명은 콜렉터의 기생 저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막(13)으로 콜렉터 매립층을 형성하고, 금속성 박막(13)을 산화막(14)에 대해 선택적으로 과식각하고 실리콘(15)을 선택적으로 성장시켜 쌍극자 트랜지스터를 제조한다.
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公开(公告)号:KR1019960026915A
公开(公告)日:1996-07-22
申请号:KR1019940036365
申请日:1994-12-23
IPC: H01L29/06
Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만 아니라 에미터-베이스간이 자기정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거됨으로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.
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公开(公告)号:KR1019960019794A
公开(公告)日:1996-06-17
申请号:KR1019940031734
申请日:1994-11-29
Abstract: 규소게르마늄 에피택시층의 두께 및 품위를 이상적으로 한 후 쌍극자 트랜지스터의 소자격리를 하는 본 발명은 먼저 산화막이 없는 n
- 컬렉터 에피 위에 규소게르마늄 베이스에피택시층을 성장하여 에피택시층의 두께를 웨이피내에서 균일하게 하고 에피택시층의 품위를 이상적으로 한다. 이어, 상기 규소게르마늄 에피택시층 위에 화학증착법(Chemical Vapor Deposition)을 사용하여 산화막, 질화막 및 다결정규소막을 연속적으로 증착한다. 이어, 트렌치 격리마스크를 사용하여 소자격리를 위한 트렌치 식각(trench etching)공정을 한다. 이 공정에서, 트렌치형상(trench pattern) 측면에 놓여 있는 필드영역(field area)이 노출되어 소자간의 완전한 격리가 않되는 것을 방지하기 위하여 트렌치형상 정의시 동시에 기둥형상의 구조물이 트렌치형상 측벽에 형상되도록 하여 소자간의 격리를 이루도록 한다. 또한 소자간의 격리를 위하여 절연막을 도포시 스텝 커버리지(step coverage)를 양호하게 하여 평탄한 구조를 이루도록 한다. 이어, 기계화학적 연마방법을 사용하여 평탄한 구조의 소자격리구조를 제작한다.-
公开(公告)号:KR1019960019764A
公开(公告)日:1996-06-17
申请号:KR1019940031325
申请日:1994-11-26
IPC: H01L29/68
Abstract: 본발명은컴퓨터나통신기기등의차세대고속정보처리시스템에널리이용되고있는고속쌍극자(bipolar) 트랜지스터에관한것으로서, 실리콘에미터전극을선택적단결정과성장(epitaxial lateral overgr-owth)하여에미터와베이스가자기정렬되게하고금속성박막을이용하여베이스기생저항을크게감소시킨쌍극자트랜지스터제조방법에관한것이다. 본발명은비활성베이스로금속성박막인티타늄실리사이드를사용하기때문에소자의기생베이스저항이작으며, 에미터와베이스를자기정렬시킴으로서재현성이높고소자의크기를줄여집적도를높일수 있는장점이있다.
Abstract translation: 本发明涉及一种计算机或下一代高速信息广泛和高速双极(双极的)在处理系统中使用的晶体管,例如通信设备,米,以选择性地生长米电极上的单晶硅和(外延横向overgr-零增长)和碱 gajagi提出并涉及一种制造方法,通过使用金属薄膜装置,它大大减小了双极型晶体管基极的寄生电阻。 本发明具有的优点是集成度是nopilsu器件的寄生基极电阻小,因为它使用硅化钛的金属薄膜在惰性基质,具有高再现性,发射极和基sikimeuroseo自对准通过减小装置的尺寸。
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公开(公告)号:KR1019950021349A
公开(公告)日:1995-07-26
申请号:KR1019930026303
申请日:1993-12-03
IPC: H01L21/76
Abstract: 본 발명은 고속정보처리 시스템에서 사용되는 바이폴라 소자와 BiCMOS소자의 제조공정중 트렌치 소자격리방법에 관한 것으로, 트렌치징의 마스크인 산화막(3)위에 활성영역정의 마스크인 질화막(4)의 정렬되도록 제조하고, 산화막(3), 질화막(4), 산화막(5)의 적층구조를 마스크로 하여 트렌치를 식각하고, 트렌치 마스크용의 LPCVD산화막(5)을 습식 식각하여 웨이퍼표면의 트렌치쪽을 원하는 만큼 증가(9)시켜 마스크 정렬오차를 보상하는 방법과 트렌치를 채운 다결정 실리콘(15)을 기계화학적 연마방법으로 제거함으로써 평탄한 웨이퍼 표면을 얻어 마스크 정렬오차를 줄이는 방법과 선택비가 좋은 선택적 연마로 마스크층인 질화막(4)의 손상을 최소화하여 열산화막(20)형성시 산화방지용 마스크로 재사용하는 방법으로 제조함으로써 집적도 향상과 기생접 용량의 감소에 의한 동작속도의 향상이 가능하다.
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公开(公告)号:KR1019950021170A
公开(公告)日:1995-07-26
申请号:KR1019930026790
申请日:1993-12-08
IPC: H01L21/302
Abstract: 본 발명은 건식식각 및 기계화학적 연마방법을 사용한 다결정 규소 평탄화 공정방법에 관한 것으로서 종래에 기계화학적 연마방법의 트렌치 패턴 모서리에서 발생하는 패신(facet)및 디칭(dipping)현상에 의하여 구조물이 형성된 핸들웨이퍼와 씨드용 규소기편을 직접접합할때 접합계면에서 공백(void)가 형성되는 문제점을 해결하기 위하여 본 발명은 구조물이 형성된 규소기판(10)위에 도포된 다결정규소막(11)을 평탄화시키는데 있어서CVD산화규소막(12)을 도포한 후 기계화학적 연마방법에 의하여 트렌지 패턴상부에 노출된 산화규소막(12)을 연마하여 하부 및 측벽에 있는 산화규소막을 남게하고, 상기 ,CVD산화규소막(12)과 다결정규소막(11)을 건식식각 선택비를 이용하여 제3도(d)와 같이 건식식각에 의하여닫결정 규소막을 식각하여 다결정규소 및 산화규 측벽을 형성하는 공정을 제공함으로써 상기 핸들웨이퍼와 씨드용 규소기판을 직접접합하게되면 공백이 없는 접합계면을 형성하여 웨이퍼 노광 작업시 자동으로 조절 가능하며, 웨이퍼의 수율을 향상시킬 수 있다.
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公开(公告)号:KR1019950007348B1
公开(公告)日:1995-07-10
申请号:KR1019920009982
申请日:1992-06-09
Applicant: 한국전자통신연구원 , 재단법인한국전자통신연구소 , 주식회사 케이티
IPC: H01L29/70
Abstract: an emitter(2) of n+ buried layer(2) formed on a substrate(1); a polysilicon layer(3), an n- epitaxial layer(4), an oxide layer(5), a nitride layer(6) and a low temp. depositing oxide layer grown on the n+ buried layer(2) in turn; an isolation oxide layer(8) grown to be formed on a trench formed by etching the respective growth layer; a field oxide layer(9) formed by selectively growing an active region to position the interface of the oxide layer and the nitride layer at the n+ buried layer(2); a N+ polycrystal silicon electrode and a collector formed by selectively etching the grown layers; a base contact region formed by selective etching of a side wall nitried layer(15); a base electrode formed by growing the P+ polycrystal silicon layer(18); and a metal wiring formed by covering the contact opening with aluminium. The transistor has the increased voltage and the high switching speed in IIL circuit.
Abstract translation: 在衬底(1)上形成的n +掩埋层(2)的发射极(2); 多晶硅层(3),n外延层(4),氧化物层(5),氮化物层(6)和低温 依次沉积在n +掩埋层(2)上生长的氧化物层; 生长在通过蚀刻各个生长层形成的沟槽上的隔离氧化物层(8); 通过选择性地生长活性区以在n +掩埋层(2)处定位氧化物层和氮化物层的界面而形成的场氧化物层(9); 通过选择性蚀刻生长层形成的N +多晶硅电极和集电体; 通过选择性蚀刻侧壁三层(15)形成的基底接触区域; 通过生长P +多晶硅层(18)而形成的基极; 以及通过用铝覆盖接触开口而形成的金属布线。 晶体管在IIL电路中具有增加的电压和高开关速度。
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公开(公告)号:KR1019950001147B1
公开(公告)日:1995-02-11
申请号:KR1019910021081
申请日:1991-11-25
IPC: H01L29/70
Abstract: The method includes the steps of sequentially forming a poly-Si film (1), an oxide film (2), a nitride film (3) and a poly-Si film (4) on the substrate; growing and etching an oxide film (6) to define a device size; forming a trench isolation region (7) and poly-Si electrodes (8,9,10), depositing and etching an LPCVD oxide film thereon to expose the poly-Si films (4,8) to form a trench isolation oxide film (12) to remove the film (4) to form an unactive base electrode (25) with boron doping, growing an oxide film (13) on the electrode (25); removing a nitride film (3) to form diffusion layers (14,15,16,17), and forming a self aligned silicide layer (18) and metallic wirings on the electrode (25,26,27); thereby reducing the parasitic resistance component.
Abstract translation: 该方法包括在基板上依次形成多晶硅膜(1),氧化膜(2),氮化物膜(3)和多晶硅膜(4)的步骤; 生长和蚀刻氧化膜(6)以限定器件尺寸; 形成沟槽隔离区域(7)和多晶硅电极(8,9,10),在其上沉积和蚀刻其上的LPCVD氧化膜以暴露多晶硅膜(4,8)以形成沟槽隔离氧化膜(12 )以去除所述膜(4)以形成具有硼掺杂的非活性基极(25),在所述电极(25)上生长氧化物膜(13); 去除氮化物膜(3)以形成扩散层(14,15,16,17),以及在所述电极(25,26,27)上形成自对准硅化物层(18)和金属布线; 从而降低寄生电阻分量。
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公开(公告)号:KR100275540B1
公开(公告)日:2000-12-15
申请号:KR1019970048320
申请日:1997-09-23
Applicant: 한국전자통신연구원
IPC: H01L29/70
CPC classification number: H01L29/1602 , H01L29/16 , H01L29/66242 , H01L29/66287 , H01L29/732 , H01L29/7378
Abstract: PURPOSE: A super self-aligned bipolar transistor and a method for manufacturing the same are provided to minimize a parasitic resistance by using a polysilicon thin film and a metal silicide thin film. CONSTITUTION: A conductive buried collector(3) is formed locally on a semiconductor substrate(3a,3b). The first insulating layer(3e), the second insulating layer(3f), and a conductive base thin film are laminated sequentially on the conductive buried collector(3). The conductive buried collector(3) is exposed from a device active region defined on the conductive buried collector(3). A single crystal semiconductor field thin film is formed on a field region. The first insulating layer(3e) is formed at the first insulating layer(3e), the second insulating layer(3f), and a sidewall of the conductive base electrode thin film. A signal crystal collector thin film is formed on the exposed buried collector(3). A conductive base thin film is formed on the conductive base electrode thin film. The third insulating layer(3i) is patterned to expose the base thin film. A conductive emitter thin film is formed on the exposed base thin film. The conductive emitter thin film is isolated from the base electrode thin film. A metal silicide layer is formed the exposed base thin film and the emitter thin film. The fourth insulating layer(3k) is applied thereon.
Abstract translation: 目的:提供超自对准双极晶体管及其制造方法,以通过使用多晶硅薄膜和金属硅化物薄膜使寄生电阻最小化。 构成:在半导体衬底(3a,3b)上局部形成导电性埋地集电体(3)。 第一绝缘层(3e),第二绝缘层(3f)和导电性基底薄膜依次层叠在导电性埋地集电体(3)上。 导电掩埋集电极(3)从限定在导电性埋地集电体(3)上的器件有源区域露出。 在场区域上形成单晶半导体场薄膜。 第一绝缘层(3e)形成在第一绝缘层(3e),第二绝缘层(3f)和导电基极电极薄膜的侧壁上。 在暴露的埋地收集器(3)上形成信号晶体集电极薄膜。 导电性基底薄膜形成在导电性基极薄膜上。 将第三绝缘层(3i)图案化以暴露基底薄膜。 在暴露的基底薄膜上形成导电发射体薄膜。 导电发射极薄膜与基极薄膜隔离。 金属硅化物层形成为暴露的基底薄膜和发射极薄膜。 第四绝缘层(3k)施加在其上。
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公开(公告)号:KR100216510B1
公开(公告)日:1999-08-16
申请号:KR1019960055706
申请日:1996-11-20
Applicant: 한국전자통신연구원 , 주식회사 에이스테크놀로지
IPC: H01L21/8222
Abstract: 본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하기 위한 바이폴라 트랜지스터의 컬렉터 제조 방법에 관한 것이다. 바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도 및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일한 기판상에 제작하는데 어려움이 있었다. 본 발명은 컬렉터 박막이 성장될 부분에 트렌치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하였다. 본 발명의 효과로 고속 트랜지스터와 고출력 트랜지스터를 동일 췹에 구현할 수 있으므로 고출력이 요구되는 고속 IC(Integrated Circuit)나 고출력 전력증폭기와 고속 IC가 집적화된 RF 모듈등의 제작이 용이해져 제품의 가격 경쟁력이 향상될 것이다.
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