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    Treiberschaltung, Anordnung und Verfahren zum Bootstrapping eines Schaltertreibers
    71.
    发明专利
    Treiberschaltung, Anordnung und Verfahren zum Bootstrapping eines Schaltertreibers 未知

    公开(公告)号：DE102011087368B4

    公开(公告)日：2016-01-21

    申请号：DE102011087368

    申请日：2011-11-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DRAXELMAYR DIETER ,  NORLING KARL

    IPC: H02M1/08

    Abstract: Treiberschaltung, die aufweist: einen Low-Side-Treiber (104, 204), welcher einen ersten Ausgang und einen Referenz-Eingang (G) aufweist, wobei der erste Ausgang dazu ausgebildet ist, mit einem Kontroll-Knoten eines ersten Halbleiterschalters (108) verbunden zu werden und der Referenz-Eingang (G) dazu ausgebildet ist, mit einem Referenz-Knoten (120) des ersten Halbleiterschalters (108) verbunden zu werden; einen ersten Kondensator (C3), welcher zwischen einen Ausgangsknoten des ersten Halbleiterschalters (108) und einen ersten Knoten geschaltet ist; eine erste Diode (D3), welche zwischen den ersten Knoten und einen ersten Stromeingang (P) des Low-Side-Treibers (104, 204) geschaltet ist; und einen zweiten Kondensator (C2), welcher zwischen den ersten Stromeingang (P) des Low-Side-Treibers (104) und den Referenz-Knoten des ersten Halbleiterschalters (104) geschaltet ist, wobei der erste Halbleiterschalter einen JFET (234) in Serie zu einem MOSFET (236) aufweist und wobei der Low-Side-Treiber (204) den MOSFET (236) ausgeschaltet lässt, wenn eine Referenz-Versorgungsspannung unterhalb einer ersten Schwellenspannung liegt, den MOSFET (236) und den JFET (234) treibt, wenn die Referenz-Versorgungsspannung zwischen der ersten und einer zweiten Schwellenspannung liegt, und den MOSFET (236) eingeschaltet lässt, wenn die Referenz-Versorgungsspannung größer ist als die zweite Schwellenspannung.

    Robuster Multiplexer und Verfahren zum Betreiben eines robusten Multiplexers
    72.
    发明专利
    Robuster Multiplexer und Verfahren zum Betreiben eines robusten Multiplexers 未知

    公开(公告)号：DE102015008141A1

    公开(公告)日：2015-12-31

    申请号：DE102015008141

    申请日：2015-06-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DRAXELMAYR DIETER

    IPC: H03K17/56 ,  H01L23/58 ,  H01L27/04 ,  H03K17/687 ,  H03K17/693

    Abstract: Es werden mehrkanalige Multiplexer und ein Verfahren zum Betreiben eines mehrkanaligen Multiplexers vorgestellt, wobei jeder einer Vielzahl von Eingangskanälen wenigstens eine dotierte Substratwanne eines Leitfähigkeitstyps umfasst, wobei das Verfahren Folgendes umfasst: Sperren jedes Eingangskanals einer Auswahl aus der Vielzahl von Eingangskanälen mittels wenigstens einer entsprechenden Steuerspannung, und Bringen jeder der wenigstens einen dotierten Substratwanne von jedem der Eingangskanäle der Auswahl aus der Vielzahl von Eingangskanälen auf wenigstens eine entsprechende vorbestimmte Spannung, wobei die wenigstens eine entsprechende vorbestimmte Spannung in Abhängigkeit von dem Leitfähigkeitstyp entweder kleiner ist als die entsprechende Steuerspannung oder größer ist als die entsprechende Steuerspannung.

    Impedanztransformationen mit Transistorschaltungen
    73.
    发明专利
    Impedanztransformationen mit Transistorschaltungen 未知

    公开(公告)号：DE102010029608B4

    公开(公告)日：2013-01-31

    申请号：DE102010029608

    申请日：2010-06-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DRAXELMAYR DIETER

    IPC: H03F1/56 ,  G05F3/26 ,  H03H11/28

    Abstract: Vorrichtung (110; 200; 300; 400; 500; 600; 700) umfassend: eine erste Transistorschaltung (202; 302; 402; 502; 602; 702) mit einer ersten Übersteuerungsspannung, wobei die erste Übersteuerungsspannung definiert ist durch eine Gate-Source-Spannung der ersten Transistorschaltung (202; 302; 402; 502; 602; 702) minus einer Schwellenspannung der ersten Transistorschaltung (202; 302; 402; 502; 602; 702), und eine zweite Transistorschaltung (212; 312; 414; 514; 610; 708) mit einer zweiten Übersteuerungsspannung, wobei die zweite Übersteuerungsspannung definiert ist durch eine Gate-Source-Spannung der zweiten Transistorspannung (212; 312; 414; 514; 610; 708) minus einer Schwellenspannung der zweiten Transistorschaltung (212; 312; 414; 514; 610; 708), wobei die zweite Transistorschaltung (212; 312; 414; 514; 610; 708) mit der ersten Transistorschaltung (202; 302; 402; 502; 602; 702) in einer Anordnung vom Stromspiegeltyp angeordnet ist, wobei eine Impedanz der zweiten Transistorschaltung (212; 312; 414; 514; 610; 708) zunimmt, wenn die zweite Übersteuerungsspannung bezüglich der ersten Übersteuerungsspannung abnimmt, und...

    Anordnung und Verfahren zum Treiben eines Schalters
    74.
    发明专利
    Anordnung und Verfahren zum Treiben eines Schalters 未知

    公开(公告)号：DE102011087434A1

    公开(公告)日：2012-05-31

    申请号：DE102011087434

    申请日：2011-11-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DRAXELMAYR DIETER ,  NORLING KARL

    IPC: H02M1/08

    Abstract: Gemäß einer Ausgestaltung weist eine Schaltung zum Treiben eines Schalters eine Treiberschaltung auf. Die Treiberschaltung umfasst einen ersten Ausgang, einen zweiten Ausgang, einen ersten Leistungsversorgungsknoten und einen Vorspannungs-Knoten, wobei der erste Ausgang dazu ausgebildet ist, mit einem Gate des JFET verbunden zu werden, der zweite Ausgang dazu ausgebildet ist, mit einem Gate des MOSFET verbunden zu werden und der Vorspannungs-Knoten dazu ausgebildet ist, mit dem gemeinsamen Knoten verbunden zu werden. Der zu treibende Schalter weist einen JFET auf, welcher über einen gemeinsamen Knoten mit einem MOSFET verbunden ist.

    75.
    发明专利
    未知

    公开(公告)号：DE102004009613B4

    公开(公告)日：2010-05-12

    申请号：DE102004009613

    申请日：2004-02-27

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KUTTNER FRANZ ,  VOGEL CHRISTIAN ,  DRAXELMAYR DIETER

    IPC: H03M1/06 ,  H03M1/14 ,  H03M1/36

    Abstract: A circuit arrangement ( 10 ) for compensating for nonlinearities (NL 1 , NL 2 ) from analog/digital converters ( 15, 16 ) operating with different timing, having at least two analog/digital converters ( 15, 16 ) which are each clocked with different timing and which each have a predetermined nonlinear converter characteristic with integral nonlinearities (NL 1 , NL 2 ), and which accept an analog input signal (VIN) applied to an input ( 11 ) on the circuit arrangement and respectively convert it into a digital intermediate signal (Z 1 , Z 2 ); and having a multiplexer ( 22 ) which is arranged downstream of the analog/digital converters and which successively switches through the digital intermediate signals (Z 1 , Z 2 ) in order to produce a digital output signal (ZD) from the circuit arrangement ( 10 ); where at least one of the nonlinear converter characteristics of the various analog/digital converters ( 15, 16 ) is predetermined such that after the intermediate signals have been combined in the multiplexer ( 22 ) the integral nonlinearities (NL 1 , NL 2 ) in the various analog/digital converters ( 15, 16 ) essentially compensate for one another.

    GENERATION DE SIGNAUX D'HORLOGE POUR UN CONVERTISSEUR ANALOGIQUE NUMERIQUE A FONCTIONNEMENT DECALE DANS LE TEMPS
    79.
    发明专利
    GENERATION DE SIGNAUX D'HORLOGE POUR UN CONVERTISSEUR ANALOGIQUE NUMERIQUE A FONCTIONNEMENT DECALE DANS LE TEMPS 未知

    公开(公告)号：FR2891964A1

    公开(公告)日：2007-04-13

    申请号：FR0602933

    申请日：2006-04-04

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： DRAXELMAYR DIETER

    IPC: H03M1/12 ,  H03K5/15 ,  H03M1/06

    Abstract: L'invention concerne un agencement de circuit (20) pour générer des signaux de mise en service (S1a-S1d) pour commander des éléments échantillonneurs-bloqueurs (14a-14d) d'un convertisseur analogique-numérique à fonctionnement décalé dans le temps (10), comportant une première entrée (21) pour coupler un signal d'horloge de référence commun (CLK), au moins un dispositif de fenêtre (22) pour générer des signaux d'horloge décalés dans le temps (CLKa-CLKd), dont les fenêtres de temps respectives, pendant lesquelles le signal d'horloge respectif présente un premier niveau logique, sont déduites du signal d'horloge (CLK), au moins un dispositif de portes (23a-23d) monté en aval du dispositif de fenêtre pour générer un signal de mise en service (S1a-S1d), lequel dispositif combine le signal d'horloge (CLK) à un signal d'horloge (CLKa-CLKd) et à une information supplémentaire (S2a-S2d) afin que la fenêtre de temps du signal (S1a-S1d) soit au moins plus grande que la fenêtre de temps d'un signal d'horloge (CLK).

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