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公开(公告)号：KR1019950021620A
公开(公告)日：1995-07-26
申请号：KR1019930029054
申请日：1993-12-22
Applicant: 삼성전자주식회사
Inventor： 김경훈
IPC: H01L27/108
Abstract: 고집적 메모리셀에 사용되는 3차원 구조의 커패시터 및 그 제조방법이 개시되어 있다. 본 발명에 의한 스토리지 전극은, 상방으로 적층되고 절연층 위로 신장된 다수의 도전층들을 갖는 핀형부 및 상기 핀형부를 둘러싸고 핀형부로부터 떨어진 도전성 외주부를 구비한다. 상기 도전성 외주부는 핀형부의 최상도전층보다 측부로 더 신장된 최하도전층에 접속되며 위로 신장된다. 상기 핀형부의 상면, 측면 및 하면과 상기 도전성 외주부의 외면 및 내면을 모두 유효 커패시터 면적으로 이용할 수 있으므로, 단차를 증가시키지 않으면서 고집적 메모리셀에서 요구되는 커패시턴스를 충분히 확보할 수 있다.
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公开(公告)号：KR1019950021542A
公开(公告)日：1995-07-26
申请号：KR1019930026606
申请日：1993-12-06
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 고집적 DRAM에 사용되는 3차원 구조의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 제1물질층을 형성한 다음, 상기 제1물질층을 식각하여, 커패시터의 제1전극과 상기 반도체기판을 접속시키기 위한 콘택홀을 형성한다. 상기 콘택홀이 형성된 결과물 전면에 제1도전층을 형성하고, 상기 제 1도전층 상에 제2물질층, 제2도전층 및 제3물질층을 차례로 형성한다. 사진식각 공정으로 상기 제3물질층, 제2도전층, 제2물질층 및 제1도전층을 식각하여, 라인형태의 제1스토리지 패턴을 형성한 다음, 상기 제1스토리지 패턴의 측벽에 도전성 측벽을 형성한다. 사진식각 공정으로 상기 제1스토리지 패턴 및 도전성 측벽을 식각하여, 사진식각 공정으로 상기 제1스토리지 패턴 및 도전성측벽을 식각하여, 각 셀 단위로 한정된 제2스토리지 패턴을 형성한 다음 상기 제1, 제2 및 제3물질층을 전부 제거함으로써 커패시터의 스토리지전극을 완성한다. 따라서, 높은 공정마진을 갖는 안정성 있는 반도체 장치의 커패시터를 제조할 수 있다.
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公开(公告)号：KR1019940018981A
公开(公告)日：1994-08-19
申请号：KR1019930000964
申请日：1993-01-27
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 실린더형 캐패시터를 가지는 반도체 메모리장치에 있어서, 실린더형 셀 캐패시터는, 상기 실린더 내부에 복수의 마이크로 필라들이 실린더 높이와 균일하게 형성되어 있고, 상기 실린더 외측벽 전면에 외측벽의 하부에서 상부에 걸쳐서 복수의 섬형 마이크로 돌기들이 형성된 스토리지전극 구조를 구비한 것을 특징으로 한다.
따라서 본 발명의 반도체 메모리장치는 신뢰성이 높으며 반도체 메모리장치의 초고집적화 및 대용량화에 매우 유리한 특성을 갖는다.-
公开(公告)号：KR1019940007389B1
公开(公告)日：1994-08-16
申请号：KR1019910010224
申请日：1991-06-19
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: The method for reducing the trench depth with enough capacitance comprises the steps of: a) forming the trench by etching a substrate (21) through a contact hole (26); b) depositing a second insulation layer (30) with a depth of 1,000-2,000 angstrom on the first one (25); c) etching back the second insulation layer and leaving a side wall spacer (31) on the trench wall; d) growing epitaxial silicon single crystal (32) on the exposed silicon from bottom of the trench; e) forming an n- impurity region (27) for storage electrode on the crystal and inner wall of the trench; and f) patterning the electrode after depositing polysilicon layer (29) for plate electrode on the dielectric and first insulation layers.
Abstract translation: 用足够的电容来减小沟槽深度的方法包括以下步骤：a）通过接触孔（26）蚀刻衬底（21）来形成沟槽; b）在第一绝缘层（25）上沉积深度为1,000-2,000埃的第二绝缘层（30）; c）蚀刻第二绝缘层并将侧壁间隔物（31）留在沟槽壁上; d）从所述沟槽的底部在暴露的硅上生长外延硅单晶（32）; e）在沟槽的晶体和内壁上形成用于存储电极的n-杂质区域（27）; 以及f）在电介质层和第一绝缘层上沉积用于平板电极的多晶硅层（29）之后图案化电极。
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公开(公告)号：KR1019940012617A
公开(公告)日：1994-06-24
申请号：KR1019920022724
申请日：1992-11-28
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로, 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리셀들이 반도체기판상에 규칙적으로 배열되어 구성된 반도체메모리장치에 있어서, 상기 트랜지스터상에 형성된 절연막에 상기 트랜지스터의 한쪽 소오스영역의 소정부분이 노출되도록 제1개구부가 형성되며, 상기 제1개구부를 통해 상기 한쪽 소오스영역과 접속되면서 액티브영역 전면에 제1커패시터 스토리지전극이 형성되고, 상기 제1커패시터 스토리지전극 표면에 유전체막과 제1커패시터 플레이트전극이 차례로 형성됨으로써 상기 제1커패시터 스토리지전극과 유전체막 및 제1커패시터 플레이트전극이 제1커패시터를 이루며, 상기 제1커패시터상에 제2절연층이 형성되고 상기 트랜지스터의 다른 한쪽 소오스영역상의 상기 제2절 연층과 상기 제1커패시터 및 절연막을 통해 상기 다른 한쪽 소오스영역의 소정부분이 노출되도록 제2개구부가 형성되고 상기 제2개구부 측벽에 측벽스페이서가 형성되며, 상기 측벽스페이서가 형성된 상기 제2개구부를 통해 상기 다른 한쪽 소오스영역과 제속되면서 액티브영역 전면에 제2커패시터 스토리지전극이 형성되고, 상기 제2커패시터 스토리지전극 표면에 유전체막과 제2커패시터 플레이트전극이 차례로 형성됨으로써 상기 제2커패시터 스토리지전극과 유전체막 및 제2커패시터 플레이트전극이 제2커패시터를 이루며, 상기 제1커패시터 플레이트전극과 제2커패시터 플레이트전극은 메모리셀어레이 외곽에서 서로 연결되는 것을 특징으로 하는 반도체메모리장치를 제공한다.
본 발명에 의하면 커패시터용량을 충분히 확보할 수 있어 고집적 반도체메모리장치의 실현이 가능하다.-
Patent Agency Ranking
公开(公告)号：KR1019940004778A
公开(公告)日：1994-03-16
申请号：KR1019920015593
申请日：1992-08-28
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 반도체장치의 소자분리막 및 그 제조방법에 관한 것으로, HSG막을 이용하여 실리콘 기판에 미세트랜치를 형성하고 선택산화, 또는 트랜치 필링공정을 통해 소자분리영역을 형성시키는 방법을 제공한다.
상기한 방법에 의하면 소자분리공정을 단순화 시킬수 있고, 활성영역 및 필드영역의 계면프로파일을 향상시켜 반도체제조실패율을 줄여 수율을 증가시킬 수 있으며, 분리영역 형성시 실리콘기판의 결함을 최소화하여 반도체장치의 전기적 특성을 크게 향상시키게 된다.-
公开(公告)号：KR1019930009070A
公开(公告)日：1993-05-22
申请号：KR1019910018682
申请日：1991-10-23
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체 기판내에, 트랜치 측벽에 누설방지막을 구비한 트랜치형 캐패시터를 포함하고 있는 반도체 메모리장치에 있어서, 상기 트랜치 측벽에 존재하는 자연산화막을 질화시키는 공정과 상기 자연산화막이 질화된 막위에 누설전류르 마기기 위한 산화막을 형성하는 공정과 상기 사전감광액을 에치백(etch back)하여 트랜치 내부에만 남기는 공정과 상기 트랜치 내부에 남아 있는 사진감광액을 제거한 후 불순물이 도우프된 다결정실리콘층을 형성하는 것을 그 특징으로 한다. 이러한 상기 공정에 의해 제조된 반도체 메모리장치는 제조 공정에서 발생할 수 있는 결함을 최소화시킴으로써 종래 기술에 의해 제조된 반도체 메모리장치보다 신뢰성이 높고, 열사이클에 대한 영향을 감소시켜 기존의 제조공정순서의 변경이 가능하다.
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公开(公告)号：KR1019930005183A
公开(公告)日：1993-03-23
申请号：KR1019910014808
申请日：1991-08-26
Applicant: 삼성전자주식회사
IPC: H01L23/538
Abstract: 내용 없음.
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公开(公告)号：KR1020170098100A
公开(公告)日：2017-08-29
申请号：KR1020160020026
申请日：2016-02-19
Applicant: 삼성전자주식회사
Abstract: 본발명의다양한실시예들은전자장치및 전자장치에서오디오정보의출력을제어하기위한방법에관한것으로서, 전자장치는스피커, 상기전자장치와기능적으로연결된제1 외부전자장치와시리얼(serial) 데이터를통신하기위한커넥터및 프로세서를포함할수 있다. 상기프로세서는상기커넥터를통해, 상기제1 외부전자장치가제2 외부전자장치와전기적으로연결(coupled with)되어있는지의여부를나타내는상태정보를수신하고, 상기상태정보가제1 지정된조건을만족하는경우, 상기스피커를통해상기전자장치에서실행되는어플리케이션과관련된음향(audio)을출력하고, 상기상태정보가제2 지정된조건을만족하는경우, 상기제2 외부전자장치를통해상기음향이출력될수 있도록상기음향을상기커넥터를통해서상기제1 외부전자장치로송신할수 있다.
Abstract translation: 本发明的各种实施例针对一种用于控制电子设备和电子设备中的音频信息的输出的方法，所述电子设备包括扬声器，功能上耦合到电子设备的第一外部电子设备以及串行数据 通信连接器和处理器。 其中，处理器被配置为经由连接器接收指示第一外部电子装置是否电耦合到第二外部电子装置的状态信息，并且其中状态信息满足第一指定条件 经由扬声器输出与在电子设备中执行的应用程序相关联的音频，并且当状态信息满足第二指定条件时，声音经由第二外部电子设备 通过连接器向第一个外部电子设备发出声音。
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公开(公告)号：KR1020170096510A
公开(公告)日：2017-08-24
申请号：KR1020160017987
申请日：2016-02-16
Applicant: 삼성전자주식회사
IPC: H04N21/4402 , H04N21/436
CPC classification number: G06F13/385 , G06F13/364 , G06F13/4022 , G06F13/4027 , G06F13/4282 , G09G5/006 , G09G2370/04 , H04N21/4122
Abstract: 본발명의다양한실시예에따른전자장치는, 커넥터, 상기커넥터와연결된제 1 통신회로, 제 2 통신회로및 프로세서를포함하고, 상기프로세서는, 상기커넥터를통해상기전자장치와연결된, 외부전자장치에대응하는식별정보를확인하고, 상기식별정보에기반하여, 상기외부전자장치가제 1 타입이면, 상기제 1 통신회로및 상기제 2 통신회로를통해상기외부전자장치와데이터를수신또는송신하고, 상기식별정보에기반하여, 상기외부전자장치가제 2 타입이면, 상기제 1 통신회로를통해상기외부전자장치와데이터를수신또는송신하도록설정될수 있다. 또한, 다른실시예도가능하다.
Abstract translation: 根据本发明的各种实施例的电子设备包括连接器，耦合到连接器的第一通信电路，第二通信电路和处理器，其中处理器被配置为与外部电子设备 基于识别信息，当外部电子设备是第一类型时，经由第一通信电路和第二通信电路与外部电子设备接收或发送数据 并且基于识别信息，如果外部电子设备是第二类型的，则其可以被配置为经由第一通信电路与外部电子设备接收或发送数据。 其他实施例也是可能的。
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