公开(公告)号：KR101656444B1

公开(公告)日：2016-09-09

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 상보형 MOS(Complementary Metal Oxide Semiconductor; CMOS) 트랜지스터를제공할수 있다. 이를위해서, 반도체기판의제 1 및 2 영역들에제 1 및 2 배선구조체들이배치될수 있다. 상기제 1 및 2 영역들은반도체기판에서서로다른도전성들을가질수 있다. 상기제 1 및 2 배선구조체들은반도체기판상에위치할수 있다. 상기제 1 배선구조체는제 2 배선구조체와다른적층구조를가질수 있다. 상기상보형 MOS 트랜지스터는반도체장치에배치될수 있다. 더불어서, 상기반도체장치는반도체모듈에배치될수 있다.

Abstract translation: 提供了CMOS晶体管，具有晶体管的半导体器件和具有该器件的半导体模块。 CMOS晶体管可以包括分别设置在半导体衬底的第一和第二区域中的第一和第二互连结构。 半导体衬底的第一和第二区域可以具有不同的导电类型。 第一和第二互连结构可以设置在半导体衬底上。 第一互连结构可以具有与第二互连结构不同的堆叠结构。 CMOS晶体管可以设置在半导体器件中。 半导体器件可以设置在半导体模块中。

公开(公告)号：KR101598830B1

公开(公告)日：2016-03-02

申请号：KR1020090057719

申请日：2009-06-26

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  김욱제 ,  이관흠 ,  신유균 ,  이선길

IPC: H01L21/3205

CPC classification number: H01L21/7687 ,  H01L27/10855 ,  H01L28/91

Abstract: 본발명은반도체소자의제조방법에관한것으로, 적어도하나의게이트구조물및 복수의소스/드레인영역들이형성된기판상에제1 층간절연막을형성하고, 제1 층간절연막내에서복수의소스/드레인영역들중 적어도하나의일부상에매립형콘택플러그를형성하며, 제1 층간절연막및 매립형콘택플러그상에제2 층간절연막을형성하고, 제2 층간절연막내에서매립형콘택플러그를노출시키는콘택홀을형성하며, 콘택홀에소정의이온을주입을하여매립형콘택플러그내의상부영역을비정질화하고, 제2 층간절연막및 콘택홀상에하부전극층을증착하며, 매립형콘택플러그내의비정질화된영역에금속실리사이드층을형성함으로써, 금속실리사이드층의균일성이향상되어저항이감소된다.

公开(公告)号：KR1020110120695A

公开(公告)日：2011-11-04

申请号：KR1020100040226

申请日：2010-04-29

Applicant: 삼성전자주식회사

Inventor： 이승훈 ,  이병찬 ,  강성관 ,  박금석 ,  신유균 ,  이선길

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28 ,  H01L21/76

CPC classification number: H01L21/823481 ,  H01L21/823878 ,  H01L21/02038 ,  H01L21/28008 ,  H01L21/4763 ,  H01L21/76 ,  H01L29/42312 ,  H01L29/66719

Abstract: PURPOSE: A semiconductor device is provided to improve the electrical characteristic of a semiconductor device by preventing the electrical characteristic of a semiconductor device from being degraded due to a thermoelectron. CONSTITUTION: A semiconductor substrate(100) includes an active area(110) which is defined as an element separating layer. A gate line structure(300) is arranged to be crossed with the active area. A buffer insulating layer(400) is formed on the semiconductor substrate to be contacted with a part of one side of the gate line structure. A contact etching stopping layer(500) is formed on the buffer insulating layer. A contact plug(700) is connected to the active area through the buffer insulating layer and the contact etching stopping layer.

Abstract translation: 目的：提供半导体器件，以通过防止半导体器件的电特性由于热电子而劣化而改善半导体器件的电特性。 构成：半导体衬底（100）包括被定义为元件分离层的有源区（110）。 栅极线结构（300）布置成与有源区域交叉。 缓冲绝缘层（400）形成在半导体衬底上以与栅极线结构的一侧的一部分接触。 在缓冲绝缘层上形成接触蚀刻停止层（500）。 接触插塞（700）通过缓冲绝缘层和接触蚀刻停止层连接到有源区。

公开(公告)号：KR1020100090952A

公开(公告)日：2010-08-18

申请号：KR1020090010200

申请日：2009-02-09

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  신유균 ,  박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  홍형석

IPC: H01L21/336

CPC classification number: H01L21/823828 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/32133 ,  H01L21/324 ,  H01L21/823437 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L21/3205

Abstract: PURPOSE: A method for manufacturing a dual gate semiconductor device is provided to regulate threshold voltages of elements with each gate by regulating the work function of the dual gate. CONSTITUTION: A gate insulating film(113, 116), a first capping layer, and a barrier layer are successively formed on a substrate. The first capping layer and the barrier layer in a first region(R1) are eliminated to expose the gate insulating film in the first region. A second capping layer is formed on the upper side of the gate insulating film on the first region and on the upper side of a barrier layer in the second region. The substrate with the second capping layer is thermally treated. Materials included in the first capping layer and the second capping layer are diffused into the gate insulating film in the first region and the gate insulating film in the second region.

Abstract translation: 目的：提供一种用于制造双栅极半导体器件的方法，通过调节双栅极的功能来调节每个栅极元件的阈值电压。 构成：在衬底上依次形成栅极绝缘膜（113,116），第一覆盖层和阻挡层。 消除第一区域（R1）中的第一覆盖层和阻挡层，以暴露第一区域中的栅极绝缘膜。 第二覆盖层形成在第二区域的第一区域上的栅极绝缘膜的上侧和阻挡层的上侧上。 具有第二盖层的基板被热处理。 包含在第一覆盖层和第二覆盖层中的材料扩散到第一区域中的栅极绝缘膜和第二区域中的栅极绝缘膜。

公开(公告)号：KR1020100018836A

公开(公告)日：2010-02-18

申请号：KR1020080077531

申请日：2008-08-07

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

Abstract: PURPOSE: An electrode of a semiconductor device and a method for manufacturing the same are provided to reduce contamination of a metal due to the diffusion of a metal atom by preventing the diffusion of the metal atom included in the metal material with a nitride layer. CONSTITUTION: A polysilicon film(102) doped with an impurity is formed on a substrate(100). A hard mask pattern is formed on the polysilicon layer. A pre-polysilicon pattern(106) is formed by etching the polysilicon layer with the hard mask pattern as an etching mask. The surface of the pre-polysilicon pattern is reacted with nitrogen and a nitride film(108) is formed on the surface of the pre-polysilicon pattern. A polysilicon film pattern(110) is formed by etching an exposed part of the pre-polysilicon pattern by the hard mask pattern.

Abstract translation: 目的：提供半导体器件的电极及其制造方法，以通过防止金属材料中包含的金属原子与氮化物层的扩散来减少由于金属原子扩散引起的金属污染。 构成：在衬底（100）上形成掺杂有杂质的多晶硅膜（102）。 在多晶硅层上形成硬掩模图案。 通过用硬掩模图案蚀刻多晶硅层作为蚀刻掩模来形成预多晶硅图案（106）。 预多晶硅图案的表面与氮反应，并且在多晶硅图案的表面上形成氮化物膜（108）。 通过硬掩模图案蚀刻预多晶硅图案的暴露部分来形成多晶硅膜图案（110）。

公开(公告)号：KR100722768B1

公开(公告)日：2007-05-30

申请号：KR1020060030095

申请日：2006-04-03

Applicant: 삼성전자주식회사

Inventor： 강성관 ,  신유균 ,  이종욱 ,  손용훈

IPC: H01L21/336

Abstract: 개시된 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 갖는 단결정 실리콘 기판 상에 서로 다른 식각 선택비를 갖는 다층 절연막을 형성한다. 이어서, 제1 영역의 단결정 실리콘 기판 표면을 노출시키는 제1 개구부를 갖는 제1 다층 절연막 패턴을 형성한 후, 비-단결정 실리콘 박막을 적층하여 상기 제1 개구부를 충분하게 매립시킨다. 그리고, 제1 레이저 빔을 조사하여 상기 비-단결정 실리콘 박막의 결정 구조를 단결정으로 변환시켜 단결정 실리콘 패턴을 형성한다. 이어서, 제2 영역의 단결정 실리콘 기판 표면을 노출시키는 제2 개구부를 갖는 제2 다층 절연막 패턴을 형성한 후, 비-단결정 실리콘 게르마늄 박막을 적층하여 상기 제2 개구부를 충분하게 매립시킨다. 그리고, 제2 레이저 빔을 조사하여 상기 비-단결정 실리콘 게르마늄 박막의 결정 구조를 단결정으로 변환시켜 단결정 실리콘 게르마늄 패턴을 형성한다.

Abstract translation: 公开的制造半导体器件的方法在具有第一区域和第二区域的单晶硅衬底上形成具有不同蚀刻选择性的多层绝缘膜。 然后，形成具有用于暴露所述第一区域的单晶硅衬底表面上的第一开口的第一多层绝缘膜图案之后，非嵌入式从而通过堆叠单结晶硅薄膜是足以使第一开口。 然后，照射第一激光束以将非单晶硅薄膜的晶体结构转换为单晶体以形成单晶硅图形。 然后，在形成具有用于暴露所述第二区的单晶硅衬底表面上的第二开口的第二多层绝缘膜图案之后，非嵌入式从而通过堆叠单结晶硅锗薄膜是足够用于所述第二开口。 然后，照射第二激光束以将非单晶硅锗薄膜的晶体结构转换成单晶以形成单晶硅锗图案。

公开(公告)号：KR100718835B1

公开(公告)日：2007-05-16

申请号：KR1020050085148

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/336

CPC classification number: H01L29/513 ,  H01L21/28035 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/4925 ,  H01L29/517

Abstract: 반도체 모스 트랜지스터 및 그 제조 방법에 관한 것으로써, 그 표면 아래에 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 채널 영역 상부에 형성되는 게이트 절연막과 게이트 도전막을 포함한다. 상기 게이트 절연막은 주로 금속 산화물, 금속 실리게이트 등을 포함하고, 상기 게이트 도전막은 주로 폴리 실리콘을 포함한다. 특히, 상기 게이트 절연막과 게이트 도전막 사이에는 실리콘 질화물, 알루미늄 질화물, 불순물이 도핑되지 않은 실리콘 등을 포함하는 버퍼막이 개재된다. 그러므로, 상기 버퍼막은 상기 게이트 절연막과 게이트 도전막이 서로 반응하는 것을 충분하게 방지한다.

Abstract translation: 并且具有在半导体MOS晶体管的表面下方掺杂杂质的位于源极/漏极和源极/漏极之间的沟道区的半导体衬底。 并且在沟道区上形成栅绝缘层和栅导电层。 栅极绝缘膜主要包括金属氧化物，金属硅化物等，并且栅极导电膜主要包括多晶硅。 特别地，包括氮化硅，氮化铝，未掺杂杂质的硅等的缓冲膜被插入在栅极绝缘膜和栅极导电膜之间。 因此，缓冲膜充分防止栅极绝缘膜和栅极导电膜彼此反应。

公开(公告)号：KR100706244B1

公开(公告)日：2007-04-11

申请号：KR1020050029068

申请日：2005-04-07

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  신유균 ,  강상범 ,  조학주 ,  박성건 ,  전택수

IPC: H01L29/78

CPC classification number: H01L21/823842 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

Abstract: 본 발명은 엔형 트랜지스터 및 피형 트랜지스터를 포함하는 반도체 장치에 관련된 것으로서, 집적회로의 소형화에 따른 적절한 게이트 구조를 개시한다. 본 발명에 따르면, 주변회로 영역의 피형 트랜지스터는 게이트 절연막과 접하는 금속층을 포함하고 셀 영역 및 주변회로 영역의 엔형 트랜지스터는 게이트 절연막과 접하는 폴리실리콘층을 포함한다.
씨모스, 일함수, 문턱전압, 금속 게이트, 폴리실리콘

Abstract translation: 本发明涉及一种包括圆形晶体管和待成形晶体管的半导体器件，并且公开了用于集成电路小型化的适当的栅极结构。 根据本发明，要在外围电路区域中处理的晶体管包括与栅极绝缘膜接触的金属层，并且单元区域和外围电路区域中的晶体管包括与栅极绝缘膜接触的多晶硅层。

公开(公告)号：KR1020070030468A

公开(公告)日：2007-03-16

申请号：KR1020050085153

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/335

Abstract: 반도체 모스 트랜지스터와 그 제조 방법에 관한 것으로써, 그 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 게이트 절연막, 버퍼막 및 게이트 도전막을 구비하는 게이트 패턴을 포함한다. 상기 게이트 절연막은 금속 산화물 또는 금속 실리게이트를 포함하고, 상기 게이트 도전막은 폴리 실리콘 또는 금속을 포함한다. 아울러, 상기 버퍼막은 그 상부 표면 및/또는 하부 표면에 질화 처리가 이루어진 실리콘 질화물을 포함한다. 그러므로, 상기 게이트 절연막과 상기 게이트 도전막 사이에 상기 버퍼막을 개재시킴으로써 상기 게이트 절연막과 상기 게이트 도전막이 서로 반응하는 것을 충분하게 방지할 수 있다.

公开(公告)号：KR100694660B1

公开(公告)日：2007-03-13

申请号：KR1020060021581

申请日：2006-03-08

Applicant: 삼성전자주식회사

Inventor： 이진욱 ,  류창우 ,  박태서 ,  정우인 ,  신유균

IPC: H01L21/335

Abstract: A transistor is provided to prevent defects such as a crack in a barrier film pattern that is formed on a first adhesive film pattern and includes tungsten nitride, by effectively controlling a reaction of tungsten including the first adhesive film pattern and silicon included in a conductive layer pattern. A channel region is formed between first and second source/drain regions. An insulation layer pattern is formed on the channel region. A first conductive layer pattern is formed on the insulation layer pattern, including polysilicon doped with boron cluster ions and having a surface in which silicon boride is accumulated. A second conductive layer pattern is formed on the first conductive pattern, including tungsten. The surface of the first conductive layer pattern includes silicon boride of first density, and the rest of the first conductive layer pattern includes silicon boride of second density substantially lower than that first density.

Abstract translation: 通过有效地控制包括第一粘合剂膜图案的钨与包含在导电层中的硅的反应，设置晶体管以防止形成在第一粘合剂膜图案上并且包括氮化钨的阻挡膜图案中的裂纹等缺陷 模式。 沟道区域形成在第一和第二源极/漏极区域之间。 在沟道区域上形成绝缘层图案。 第一导电层图案形成在绝缘层图案上，包括掺杂有硼簇离子并具有其中堆积硅化硼的表面的多晶硅。 在第一导电图案上形成包括钨的第二导电层图案。 第一导电层图案的表面包括第一密度的硼化硅，并且第一导电层图案的其余部分包括第二密度的硼化硅，该第二密度大大低于第一密度。