公开(公告)号：KR1020030036976A

公开(公告)日：2003-05-12

申请号：KR1020010067930

申请日：2001-11-01

Applicant: 삼성전자주식회사

Inventor： 임성묵 ,  방정호 ,  채효근

IPC: H01L21/60

Abstract: PURPOSE: A device for detecting appearance of solder balls for bga package and method for setting optimum lighting condition thereof are provided to increase reliability of inspecting equipment by detecting whether a lighting condition is suitable even if time passes or inspection surroundings vary before an inspection is performed on a real object. CONSTITUTION: A reference sample is transferred from a reference sample storing unit to an inspecting unit according to a start signal of inspection. The reference sample is measured in the inspecting unit according to an arbitrary lighting condition. A difference(measurement error) between the measurement value of the reference sample and a known real value of the reference sample is calculated. The measurement error is compared with an allowable error to obtain an optimum condition regarding the brightness of lighting.

Abstract translation: 目的：提供一种用于检测用于bga封装的焊球外观的装置及其最佳照明条件的设定方法，以提高检查设备的可靠性，即使在进行检查之前检测照明条件是否合适，即使时间过去或检查环境变化 在一个真正的对象。 规定：参考样品根据检查的起始信号从参考样品存储单元传送到检查单元。 根据任意的照明条件，在检查单元中测量基准样品。 计算参考样本的测量值和参考样本的已知实际值之间的差异（测量误差）。 将测量误差与允许误差进行比较，以获得关于照明亮度的最佳条件。

公开(公告)号：KR1020020085714A

公开(公告)日：2002-11-16

申请号：KR1020010025411

申请日：2001-05-10

Applicant: 삼성전자주식회사

Inventor： 임성묵 ,  방정호 ,  채효근

IPC: H05K3/34

CPC classification number: H05K1/0269 ,  G06T7/0004 ,  H05K3/3436

Abstract: PURPOSE: A method for examining a shape of solder ball is provided to search previously a damage of a product generated from a process for examining an electrical characteristic for the product such as a BGA(Ball Grid Array) package by detecting a flake of a solder ball. CONSTITUTION: The first image of solder balls is generated by using a CCD(Charge Coupled Device) camera(180). An analyzer determines center coordinates of each solder ball by using the first image(182). Information about normal region of the solder balls is obtained by using diameters of each solder ball(184). The remaining region except for the normal region is set up as a test region(186). The second image of solder balls is generated by using the CCD camera(188). The first image is compared to the second image(190). A solder ball test process is performed by investigating and detecting flakes of the solder balls(192).

Abstract translation: 目的：提供一种用于检查焊球形状的方法，用于通过检测焊料的片状物来检测由用于检查诸如BGA（球栅阵列）封装的产品的电特性的处理产生的产品的损坏 球。 构成：使用CCD（电荷耦合器件）相机（180）产生第一个焊球图像。 分析仪通过使用第一图像（182）来确定每个焊球的中心坐标。 通过使用每个焊球（184）的直径获得关于焊球正常区域的信息。 除了正常区域之外的剩余区域被设置为测试区域（186）。 通过使用CCD照相机（188）产生焊球的第二图像。 将第一图像与第二图像进行比较（190）。 通过研究和检测焊球（192）的薄片来进行焊球测试过程。

公开(公告)号：KR1020010038366A

公开(公告)日：2001-05-15

申请号：KR1019990046322

申请日：1999-10-25

Applicant: 삼성전자주식회사

Inventor： 오세장 ,  강기상 ,  방정호

IPC: G01R31/3183 ,  G01R31/26 ,  H01L21/66

CPC classification number: G01R31/31707 ,  G01R31/3183 ,  G01R31/318371

Abstract: PURPOSE: A semiconductor test apparatus is provided to maximize test capability of a semiconductor device and minimize causes for increasing a cost, by partially realizing a high speed pin driver at a normal test apparatus. CONSTITUTION: A semiconductor device testing apparatus(10) includes a tester main frame(100) and a test head(200). A pin driver part(300) is prepared in the test head(200) and has a plurality of normal pin drivers(304,305,306) and a plurality of high-speed pin drivers(301,302). Each pin driver(301,302,304-306) of the pin driver part(300) is connected to a prober(400) so as to apply signals necessary for various tests comprising alternating current test. The tester main frame(100) comprises normal and high-speed formatters, and an operating frequency of the normal pin drivers(304-306) is different from that of the high-speed pin drivers(301,302).

Abstract translation: 目的：提供一种半导体测试装置，以通过在普通测试装置部分实现高速引脚驱动器来最大化半导体器件的测试能力并最小化成本增加的原因。 构成：半导体器件测试装置（10）包括测试器主框架（100）和测试头（200）。 在测试头（200）中准备一个引脚驱动器部分（300），并具有多个正常的引脚驱动器（304,305,306）和多个高速引脚驱动器（301,302）。 引脚驱动器部分（300）的每个引脚驱动器（301,302,304-306）连接到探测器（400），以便施加包括交流电流测试的各种测试所需的信号。 测试器主框架（100）包括正常和高速格式化器，并且正常引脚驱动器（304-306）的工作频率与高速引脚驱动器（301,302）的工作频率不同。

公开(公告)号：KR1020000060189A

公开(公告)日：2000-10-16

申请号：KR1019990008300

申请日：1999-03-12

Applicant: 삼성전자주식회사

Inventor： 오세장 ,  강기상 ,  방정호 ,  강상석 ,  류병일

IPC: G11C29/00

Abstract: PURPOSE: A parallel test system of a semiconductor memory device is provided which enables measurement of a consumption current as to an individual memory chip. CONSTITUTION: A parallel test system(30) of a semiconductor memory device measures the consumption current as to the individual memory chip by applying all kinds of driving signals, data and power voltage supplied to each memory chip(DUT) to the corresponding memory chip selectively according to the on/off of a switching unit. The parallel test system tests a number of semiconductor memory devices simultaneously by comprising: a number of switching units which apply all kinds of driving signals, data and power voltage to the corresponding input port selectively according to an external switching control signal, being connected to a signal input port, a data input/output port and a power voltage input port of the semiconductor memory devices. Thus, the parallel test system can measure the consumption current of the individual semiconductor memory device, and can find a defective memory chip having an excessive consumption current and can prevent the problem which can be generated due to the defective memory chip.

Abstract translation: 目的：提供一种半导体存储器件的并行测试系统，其能够测量单个存储器芯片的消耗电流。 构成：半导体存储器件的并行测试系统（30）通过将提供给每个存储器芯片（DUT）的各种驱动信号，数据和电源电压选择性地应用于相应的存储器芯片来测量关于各个存储器芯片的消耗电流 根据开关单元的开/关。 并行测试系统同时测试多个半导体存储器件，包括：多个开关单元，其根据外部开关控制信号选择性地将各种驱动信号，数据和电源电压施加到相应的输入端口，连接到 信号输入端口，半导体存储器件的数据输入/输出端口和电源电压输入端口。 因此，并行测试系统可以测量单个半导体存储器件的消耗电流，并且可以找到具有过大消耗电流的有缺陷的存储器芯片，并且可以防止由于存储器芯片的缺陷而可能产生的问题。

公开(公告)号：KR1020000025755A

公开(公告)日：2000-05-06

申请号：KR1019980042949

申请日：1998-10-14

Applicant: 삼성전자주식회사

Inventor： 조진수 ,  임성묵 ,  채효근 ,  방정호

IPC: G06K19/07

Abstract: PURPOSE: A chip card is provided to arrange a location of a chip-on-board package easily by forming an index at the chip-on board package and an index guide at a base card. CONSTITUTION: A chip card comprises a chip-on-board package(10) and a base card(20). A package body is formed at the chip-on-board package(10), and a semiconductor chip mounted on one plane of a printed circuit board(12) is sealed in the package body. The base card(20) has a mounting area(22) dug toward an interior with regard to one plane so that a portion, in which the package body of the chip-on-board package is formed, is received and mounted. An index(18) is formed by slicing an edge of one side of the chip-on-board package so as to confirm a mount direction of the chip-on-board package.

Abstract translation: 目的：提供芯片卡，通过在芯片组芯片上形成索引并在基卡上形成索引引导件，轻松地布置芯片上封装的位置。 构成：芯片卡包括片上芯片封装（10）和基卡（20）。 封装体形成在芯片封装（10）上，并且安装在印刷电路板（12）的一个平面上的半导体芯片被密封在封装主体中。 基卡（20）具有相对于一个平面向内部挖出的安装区域（22），从而接收并安装其中形成有芯片组件封装的封装主体的部分。 通过对板上芯片封装的一侧的边缘进行切片以确认芯片封装的安装方向形成索引（18）。

公开(公告)号：KR1020000025728A

公开(公告)日：2000-05-06

申请号：KR1019980042915

申请日：1998-10-14

Applicant: 삼성전자주식회사

Inventor： 방정호

IPC: H04N5/44

CPC classification number: H04N3/223 ,  G09G2340/0421 ,  H04N3/185 ,  H04N5/141

Abstract: PURPOSE: A wide range horizontal size adjusting circuit is provided to maintain a horizontal size constantly by adjusting a current amount transferred to a pulse width modulating circuit. CONSTITUTION: A wide range horizontal size adjusting circuit comprises a horizontal output circuit(50) which outputs a tooth wave current to a deflection yoke. A voltage adjusting circuit(40) controls a voltage applied to the horizontal output circuit(40), and a micro computer(10) outputs a horizontal size adjustment signal in response to a synchronous signal. A synchronous processor(20) changes an output voltage according to the horizontal size adjustment signal provided through a data communication from the micro computer(10). A pulse width modulation circuit(30) adjusts a current amount flowing to the voltage adjusting circuit(40) according to an output voltage of the synchronous processor(20). A feed back circuit(60) feeds the output voltage of the voltage adjusting circuit(40) back to the pulse width modulation circuit(30). An addition voltage control part(100) adjusts a direct current voltage value provided to the pulse width modulation circuit(30) according to an output signal of the micro computer(10) which indicates a control signal differently according to a size of an input frequency.

Abstract translation: 目的：提供宽范围的水平尺寸调节电路，通过调节传送到脉宽调制电路的电流量来恒定地维持水平尺寸。 构成：宽幅水平尺寸调整电路包括向偏转线圈输出齿波电流的水平输出电路（50）。 电压调节电路（40）控制施加到水平输出电路（40）的电压，微计算机（10）响应于同步信号输出水平尺寸调整信号。 同步处理器（20）根据通过来自微型计算机（10）的数据通信提供的水平尺寸调整信号改变输出电压。 脉冲宽度调制电路（30）根据同步处理器（20）的输出电压来调整流向电压调节电路（40）的电流量。 反馈电路（60）将电压调节电路（40）的输出电压馈送回脉宽调制电路（30）。 加法电压控制部分（100）根据微计算机（10）的输出信号调整提供给脉冲宽度调制电路（30）的直流电压值，该输出信号根据输入频率的大小不同地指示控制信号 。

公开(公告)号：KR100174087B1

公开(公告)日：1999-04-01

申请号：KR1019950011033

申请日：1995-05-04

Applicant: 삼성전자주식회사

Inventor： 이재일 ,  박용기 ,  방정호

IPC: H01L21/68

Abstract: 본 발명은 반도체 패키지의 크랙 방지용 이송장치에 관한 것으로서, 반도체 칩 패키지가 놓여지는 바닥면을 갖고 있으며 소정의 높이를 갖는 외벽으로 둘러쌓여 반도체 칩 패키지를 수용하기 위한 내부공간이 형성된 다이와, 진공 흡입력이 인가되는 픽커 로드와 충격을 방지하기 위하여 그 픽커 로드의 하향 말단에 결합되어 반도체 칩 패키지와 접촉되는 러버 패드를 갖는 픽커를 갖는 이송장치에 있어서, 상기 다이가 바닥면으로부터 돌출되어 제 1스테이지가 형성되어 있으며, 상기 외벽과의 접촉에 의해 상기 픽커의 하강을 제한하도록 상기 픽커 로드에 날개가 설치되어 있는 것을 특징으로 한다. 이에 따르면, 픽커를 반도체 패키지가 안착되는 면과 수평이 되도록 픽커의 수평을 조절하는 작업이 용이해지고, 픽커가 수평을 이루지 못하더라도 픽커가 반도체 패키지의 표면에 직접 닿지 않고 일정한 간격을 유지함으로써 반도체 패키지에 대한 손상을 입히지 않으며, 날개를 이용하여 픽커의 높낮이를 조정할 수 있어 미숙련자도 용이하게 픽커의 높낮이를 조정하는 작업을 할 수 있는 이점이 있다.

公开(公告)号：KR100176113B1

公开(公告)日：1999-03-20

申请号：KR1019950019951

申请日：1995-07-07

Applicant: 삼성전자주식회사

Inventor： 최일홍 ,  김병만 ,  방정호

IPC: H01L23/04

CPC classification number: H01L2224/48091 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2924/00014

Abstract: 본 발명은 다이패드가 없는 리드프레임의 내부리이드들의 말단부들을 수직으로 하향(또는 상향)절곡하고 그 말단부들을 접착제에 의하여 반도체 칩의 측면에 접착하여, 장기간의 열적 검사(Temperature Cycling)등과 같은 가혹한 환경에서는 반도체 패키지의 성형수지와 다이패드사이에 주로 발생하던 박리현상과, 리프로루 솔더링(Reflow Soldering)시에 성형수지의 크랙이 발생하던 현상을 해소함으로써 리드 온 칩 패키지의 반도체 칩 표면이 손상하는 것과 칩 온 리드 패키지의 하부면이 손상되는 것을 방지할 수 있다.

公开(公告)号：KR1019980035065A

公开(公告)日：1998-08-05

申请号：KR1019960053295

申请日：1996-11-11

Applicant: 삼성전자주식회사

Inventor： 최병곤 ,  이재일 ,  최상영 ,  방정호

IPC: H01L23/495

Abstract: 본 발명은 테스트 핸들러의 테스트 소켓 전단 또는 후단에 반도체 패키지 리드 교정용 지그를 설치하여 전기적 테스트 불량 및 제품의 외관불량을 방지하기 위한 것에 관한 것으로서, 경사면을 이용하여 반도체 패키지들을 연속적으로 이동시키는 레일; 상기 레일 소정 영역 하면에 장착되어 반도체 패키지를 순간 정지시키기 위한 정지 수단과, 그 정지된 반도체 패키지 영역의 레일이 분리되어 형성된 지그 레일; 상기 지그 레일 하부면에 이동 축이 연결되어 있고, 그 이동 축과 연결되어 상기 지그 레일을 수직 왕복 운동 시키기 위한 레일 실린더; 상기 지그 레일과 마주하여 대응되는 위치에 설치된 요철을 갖고 있는 리드 지그; 상기 리드 지그의 요철이 형성되어 있는 반대면에 진동 연결축이 고정되어 있고, 그 진동 연결축이 기계적으로 연결된 진동 발생 장치; 를 포함하고 있는 것을 특징으로 하는 반도체 패키지 리드 교정 지그 장치를 제공하여 반도체 패키지의 외관 불량율을 감소시킬 수 있고 반도체 패키지 생산 수율을 향상시킨다.

公开(公告)号：KR1019980034118A

公开(公告)日：1998-08-05

申请号：KR1019960052077

申请日：1996-11-05

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  이윤수 ,  김병만 ,  방정호

IPC: H01L23/48

Abstract: 본 발명은 반도체 칩 스케일 패키지(CSP)에 관한 것으로서, 종래의 칩 스케일 패키지의 경우의 문제점인 복잡한 제조 공정 및 조립 공정, 높은 제조 단가, 표준화 및 대량 생산의 곤란함 등을 해결하기 위한 방안이다.
즉, 본 발명은 상부면에 형성된 복수개의 칩 전극 패드와 칩 전극 패드를 제외한 상부면을 전부 덮는 패시베이션막을 포함하는 반도체 칩과, 패시베이션막 사이로 노출된 반도체 칩의 칩 전극 패드 상에 형성되며 외부로의 전기적 신호 경로 역할을 하는 금속 범프와, 패시베이션막 상에 형성된 한 개 또는 한 개 이상의 보호층을 포함하는 반도체 칩 스케일 패키지를 제공한다. 보호층이 금속 범프보다 그 높이가 낮을 경우, 금속 범프가 외부 접속 단자의 역할을 하며, 보호층이 금속 범프보다 그 높이가 높을 경우, 금속 범프 상에 별도의 외부 접속 단자인 금속 볼이 형성된다. 또한 보호층은 패시베이션막과 같은 재질 또는 폴리이미드 재질로 형성된다.
이와 같은 본 발명의 칩 스케일 패키지의 구조에 따르면, 그 제조 공정 및 조립 공정에 기존의 기술을 그대로 적용함으로써 저렴한 제조 단가 및 대량 생산을 구현할 수 있는 이점이 있다.