公开(公告)号：KR100731985B1

公开(公告)日：2007-06-25

申请号：KR1020050133449

申请日：2005-12-29

Applicant: 전자부품연구원

Inventor： 전기만 ,  박창원 ,  김영환 ,  김기태 ,  이현빈 ,  박성주

IPC: G06F11/08

Abstract: A device and a method for pipelined parallel CRC are provided to detect an error from received data in a fast data communication system with improved speed by designing an input data logic part of a CRC logic in a pipeline structure based on algorithms, which lower a logic level of each step under the logic level of a feedback part and optimize size of a register inserted in division. A data XOR logic(200) uses w-bit parallel data as input. A CRC code XOR logic(230) uses n-bit CRC code feedback as the input. An XOR array(250) outputs an n-bit CRC code result by performing XOR operation of output of the data XOR logic and the CRC code XOR logic. A CRC register(240) feeds back the stored n-bit CRC code and stores the n-bit CRC code output from the XOR array as the new n-bit CRC code. The data XOR logic includes a plurality of divided data XOR logics(220a-220k) divided to lower the logic level of the divided data XOR logic under the logic level of the CRC code XOR logic, and the plurality of divided registers(210a-210k) inputting/outputting the data of the divided data XOR logics.

Abstract translation: 通过基于算法设计流水线结构中的CRC逻辑的输入数据逻辑部分，提供了流水线并行CRC的设备和方法，用于以快速数据通信系统中的接收数据检测来自接收数据的错误， 在反馈部分的逻辑电平之下的每个步骤的电平以及优化插入在除法中的寄存器的大小。 数据异或逻辑（200）使用w位并行数据作为输入。 CRC码XOR逻辑（230）使用n位CRC码反馈作为输入。 XOR阵列（250）通过对数据XOR逻辑和CRC码XOR逻辑的输出执行XOR操作来输出n位CRC码结果。 CRC寄存器（240）反馈存储的n位CRC码，并存储从XOR阵列输出的n位CRC码作为新的n位CRC码。 数据XOR逻辑包括多个分割数据XOR逻辑（220a-220k），被划分为在CRC代码XOR逻辑的逻辑电平下将分割数据XOR逻辑的逻辑电平降低，并且多个分割寄存器（210a-210k ）输入/输出分割数据XOR逻辑的数据。

公开(公告)号：KR1020060078035A

公开(公告)日：2006-07-05

申请号：KR1020040116701

申请日：2004-12-30

Applicant: 전자부품연구원

Inventor： 박성주 ,  이석필

IPC: H04N7/015

CPC classification number: H04N21/4363 ,  H04N21/4382

Abstract: 본 발명은 디지털 방송 수신기에서 다중 표준 디코딩 및 고속 네트워크 프로토콜을 지원하는 프런트 엔드 장치 및 인터페이스 방법에 관한 것으로서, 상기 인터페이스 방법은 상기 프런트 엔드 장치에 고속 네트워크 인터페이스를 구현하는 단계와; 상기 디먹스/디코더 블록에 고속 네트워크 인터페이스를 구현하는 단계와; 상기 프런트 엔드 장치와 디먹스/디코더 블록 간의 고속 네트워크 인터페이스를 통해 상기 프런트 엔드 장치가 디지털 방송 신호를 처리하여 생성된 디지털 방송 데이터를 상기 디먹스/디코더 블록으로 전달하는 단계를 포함한다. 이 때, 상기 디먹스/디코더 블록이 복수 표준 중 하나를 선택하는 단계와; 상기 고속 네트워크 인터페이스를 통해 상기 선택된 표준에 따라 상기 프런트 엔드 장치의 디지털 방송 신호 처리를 제어하기 위한 제어 신호를 상기 디먹스/디코더 블록에서 상기 프런트 엔드 장치로 전송하는 단계를 더 포함할 수 있다.
디지털 방송 수신기, Demux/Decoder 블록, Front-End, 고속 네트워크 인터페이스, 다중 표준, 멀티-스펙

公开(公告)号：KR200375304Y1

公开(公告)日：2005-03-11

申请号：KR2020040024422

申请日：2004-08-26

Applicant: 전자부품연구원

Inventor： 장세진 ,  이석필 ,  박성주 ,  송재종 ,  임태범

IPC: H04N5/91

CPC classification number: H04N21/4147 ,  H01L27/0248 ,  H01L2924/14361 ,  H04N21/4181 ,  H04N21/4347 ,  H04N21/4383

Abstract: 본 고안은 일체화된 시스템 제어 및 역다중화부를 구비하는 개인용 비디오 녹화시스템으로서, 안테나를 통해 입력된 방송 신호를 선국하고 전송 방식에 따라 역변조(demodulate)된 신호를 각 데이터 형식으로 출력하는 네트워크 인터페이스 모듈과, 상기 네트워크 인터페이스 모듈의 출력 신호를 입력받아 역다중화(demultiplex)하고 시스템의 제어에 필요한 기능을 수행하는 시스템 제어 및 역다중화부와, 상기 시스템 제어 및 역다중화부의 출력 신호를 입력받아 디코딩하여 영상 및 음성 신호를 출력하는 MPEG 디코더와, 상기 MPEG 디코더의 디코딩 과정에 필요한 데이터를 저장하는 SDRAM과, 스마트카드에 포함된 제한수신(conditional access)이나 역스크램블링(descrambling)을 위한 사용자 인증 정보를 방송수신을 위해서 전송받는 스마트카드 인터페이스부와, 적외선 데이터 수신을 위한 인터페이스를 제공하는 IR 인터페이스부와, 외부 또는 내부의 저장장치와의 인터페이스를 제공하는 저장장치 인터페이스부와, 시스템의 동작을 제어하는 CPU와, 시스템 소프트웨어와 방송 시청을 위한 데이터를 저장하는 메모리를 포함하는 일체화된 시스템 제어 및 역다중화부를 구비하는 개인용 비디오 녹화시스템에 관한 것이다.
본 고안에 따르면, 디지털 방송을 시청하면서 동시에 방송 프로그램을 녹화할 수 있으며 또한 방송을 시청하면서 타임-쉬프트된 영상을 보는 것과 같은 다양한 기능을 제공하며 디멀티플렉서와 시스템 제어기가 일체화된 구성을 취함으로써 간단한 구성으로 개인용 비디오 녹화시스템을 구현할 수 있다.