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    Method of manufacturing printed circuit boards
    83.
    发明公开
    Method of manufacturing printed circuit boards 失效
    Verfahren zur Herstellung gedruckter Schaltungsplatten。

    公开(公告)号：EP0402811A2

    公开(公告)日：1990-12-19

    申请号：EP90110954.6

    申请日：1990-06-09

    Applicant: Hewlett-Packard GmbH

    Inventor： Ott, Albert ,  Motz, Werner ,  Kornmayer, Werner ,  Moser, Michael, Dr.

    IPC: H05K3/24 ,  H05K3/42 ,  H05K3/46 ,  H05K3/10

    CPC classification number: H05K3/427 ,  H05K3/062 ,  H05K3/108 ,  H05K3/24 ,  H05K3/243 ,  H05K3/244 ,  H05K3/3452 ,  H05K3/4611 ,  H05K2201/0347 ,  H05K2201/0761 ,  H05K2203/0361 ,  H05K2203/0571 ,  H05K2203/072

    Abstract: In a method for manufacturing printed circuit boards, it is started from a carrier plate 1 of isolating material to which a metal foil 2 has been laminated. A pattern of con­ductive traces 8, 9 is produced from the metal foil 2, for example by a photographic method using a photoresist layer 3. The final conductor structures are produced by chemically depositing a metal layer 10, 11, on the pattern of conductive traces 8,9. The method can be used for manufacturing single-layer or multilayer printed circuit boards with or without through-holes and permits to create conductor structures in the range of 50 micrometers and below.

    Abstract translation: 在印刷电路板的制造方法中，从层叠有金属箔2的隔离材料的载体板1开始。 导电迹线8,9的图案由金属箔2制成，例如通过使用光致抗蚀剂层3的照相方法产生。最后的导体结构通过在导电迹线图案上化学沉积金属层10,11 8,9。 该方法可用于制造具有或不具有通孔的单层或多层印刷电路板，并允许产生在50微米以下范围内的导体结构。

    PATTERNED ELECTRODES WITH REDUCED RESIDUE
    87.
    发明申请
    PATTERNED ELECTRODES WITH REDUCED RESIDUE 审中-公开
    具有减少残留的图案电极

    公开(公告)号：WO2009062147A1

    公开(公告)日：2009-05-14

    申请号：PCT/US2008/082974

    申请日：2008-11-10

    Applicant: PIXELOPTICS INC. ,  WHITE, Lawrence, Keith ,  MCGINN, Joseph, Thomas

    Inventor： WHITE, Lawrence, Keith ,  MCGINN, Joseph, Thomas

    IPC: C23G1/02

    CPC classification number: H05K3/26 ,  H05K3/048 ,  H05K3/06 ,  H05K3/22 ,  H05K2201/0326 ,  H05K2201/0761 ,  H05K2203/0346 ,  H05K2203/0789

    Abstract: Aspects of the present invention provide patterned electrodes with substantially reduced or removed residue. Aspects of the present invention for removing residue are applicable to any fabricated structure including transparent electrodes. By substantially reducing or removing residue typically associated with methods used to form patterned electrodes, an improvement in performance can be realized by ensuring that the deposition of subsequent materials onto a substrate is not adversely affected by any such residue. In turn, better interconnects can be formed and better coverage of subsequent layers can be achieved. The method for producing patterned electrodes with substantially reduced or removed residue in accordance with the present invention can be used in conjunction with any known method for patterning conductors or electrodes.

    Abstract translation: 本发明的方面提供具有显着减少或去除的残余物的图案化电极。 用于除去残留物的本发明的方面适用于包括透明电极的任何制造结构。 通过显着减少或除去通常与用于形成图案化电极的方法相关联的残余物，可以通过确保随后的材料沉积到基底上而不受任何这种残留物的不利影响来实现性能的改善。 反过来，可以形成更好的互连，并且可以实现后续层的更好的覆盖。 根据本发明的用于制造具有显着减少或去除的残余物的图案化电极的方法可以与用于图案化导体或电极的任何已知方法结合使用。

    プリント配線基板の製造方法および該製造方法により得られたプリント配線基板
    88.
    发明申请
    プリント配線基板の製造方法および該製造方法により得られたプリント配線基板 审中-公开
    生产印刷线路板和印刷线路板生产工艺生产工艺

    公开(公告)号：WO2009034764A1

    公开(公告)日：2009-03-19

    申请号：PCT/JP2008/061792

    申请日：2008-06-23

    Applicant: 住友金属鉱山株式会社 ,  永尾 晴美 ,  浅川 吉幸 ,  池内 研二

    Inventor： 永尾 晴美 ,  浅川 吉幸 ,  池内 研二

    IPC: H05K3/06 ,  C23F1/18 ,  C23F1/26 ,  C23F1/28 ,  C23F1/30

    CPC classification number: H05K3/067 ,  C23C22/52 ,  C23C22/58 ,  C23F1/18 ,  C23F1/28 ,  H05K3/26 ,  H05K3/388 ,  H05K2201/0338 ,  H05K2201/0761 ,  H05K2203/0796

    Abstract: 【課題】安価でかつ簡単な工程で銅層のサイドエッチングなしに配線間の金属残りを除去でき、微細配線加工品でも十分な絶縁信頼性を有するプリント配線基板の製造方法及び該製造方法により得られたプリント配線基板を提供すること。 【解決手段】絶縁体フィルムの少なくとも片面に下地金属層が接着剤を介さずに直接形成され、次いで該下地金属層上に銅被膜層が形成された２層フレキシブル基板に対し、エッチング法によりパターン形成するプリント配線基板の製造方法において、前記エッチング法が、前記２層フレキシブル基板に対し、塩化第２鉄溶液又は塩酸を含む塩化第２銅溶液によりエッチング処理する工程と、次いで過マンガン酸塩及び酢酸を含む酸性の酸化剤により処理する工程と、を含んでいることを特徴とする。

    Abstract translation: 本发明提供一种印刷电路板的制造方法，其能够以简单的方法以低成本在布线中除去残留金属，而不会对铜层进行侧面蚀刻，并且即使在微观的情况下也能实现良好的绝缘可靠性 布线产品和通过生产过程制造的印刷线路板。 解决问题的手段一种印刷电路板的制造方法，其特征在于，包括通过蚀刻形成图案的步骤，所述两层柔性基板包括绝缘体膜，直接设置在绝缘体的至少一侧的基板金属层 膜，其不通过设置在基板金属层上的任何粘合剂和铜膜层，其特征在于，通过以下方法进行蚀刻：通过氯化铁溶液或含有盐酸的铜蚀刻所述双层柔性基板的步骤 氯化物溶液，然后用含有高锰酸盐和乙酸的酸性氧化剂处理双层柔性基材的步骤。

    成形回路部品及びその製造方法
    90.
    发明申请
    成形回路部品及びその製造方法 审中-公开
    成型电路组件及其制造方法

    公开(公告)号：WO2007032260A1

    公开(公告)日：2007-03-22

    申请号：PCT/JP2006/317813

    申请日：2006-09-08

    Applicant: 三共化成株式会社 ,  吉澤 徳夫 ,  渡辺 浩聡

    Inventor： 吉澤 徳夫 ,  渡辺 浩聡

    IPC: H05K3/18 ,  B29C69/00 ,  H05K3/00

    CPC classification number: H05K3/184 ,  H05K1/0256 ,  H05K2201/0761 ,  H05K2201/09036 ,  H05K2201/09045 ,  H05K2201/09118 ,  H05K2203/0565 ,  Y10T428/24479

    Abstract: 一次基体の材質と二次基体の樹脂マスクの材質の選択の幅を広め、回路の短絡を確実に防止する。一次基体１の形状は、回路形成面11を凸状として、回路非形成面１２を凹状とし、この高低差を０．０５ｍｍ、この回路形成面と回路非形成面とをつなぐ側壁１３，１４の角度を９０°とした。触媒付与のため、パラジウム触媒溶液を水深５００ｍｍの浴に、液温４０°Cで５分間浸漬した。その後、樹脂マスク３を溶解して除去し、無電解めっきを施した。その結果、触媒液の浸み込み範囲は、沿面距離を長くできた部分、即ち両側壁１３，１４までで、触媒の浸み込みが食い止められ、導電層５０間、つまり回路間の短絡の発生が防止できた。

    Abstract translation: 可以扩大第一基板的材料的选择范围和二次基板中的树脂掩模用材料的范围，能够可靠地防止电路的短路。 主基板（1）的形状使得电路形成面（11）呈凸形，并且电路非成形面（12）为凹形，电路形成面（ 11），并且电路非成形面（12）为0.05mm，并且将电路形成面与电路非成形面连接的侧壁（13,14）的角度为90°。 为了施加催化剂，将钯催化剂溶液在40℃的液温下浸渍在水深500mm的浴中5分钟。 此后，将树脂掩模（3）溶解除去，然后进行无电镀。 结果，催化剂溶液渗透到爬行距离可能增加的部分，即直到两个侧壁（13,14）。 也就是说，可以防止催化剂渗透，并且可以防止导电层（50）之间，即在电路之间的短路。

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