Abstract:
A drain to source transient disturbance detector has a four layer CMOS (Complementary Metal Oxide Silicon) test structure with n+ and p+ diffusion in a p-well and p+ and n= diffusion in an n-well both in a p-substrate connected between a pulse generator creating disturbances and a current sensor detector. Includes INDEPENDENT CLAIMs for bipolar and biCMOS (bipolar Complementary Metal Oxide Silicon) technology versions and for capacitive or diode connection of the pulse generator.
Abstract:
Die Erfindung betrifft eine integrierte Halbleiterstruktur mit einem Substrat (1),mindestens einem auf dem Substrat (1) liegenden Halbleiterelement (2), einem Padmetall (3) mit einer Fläche (F), einer Vielzahl von Metallschichten (4.x), die zwischen dem Padmetall (3) und dem Substrat (1) liegen und einer Vielzahlvon Isolationsschichten (5.y), die die Metallschichten (4.x) voneinander trennen,wobei das Padmetall (3) sich zumindest über einen Teil des mindestens einenHalbleiterelementes (2) erstreckt.Die Erfindung zeichnet sich dadurch aus, dass, unterhalb der Fläche (F) desPadmetalls (3), zumindest die obersten beiden Metallschichten (4.x, 4.x-1)eine Struktur aufweisen, die jeweils mindestens zwei nebeneinanderliegendeLeiterbahnen (4.x.z, 4.x-1.z) enthalten.
Abstract:
Verfahren zum Bestimmen einer ESD-/Latch-up-Festigkeit einer integrierten Schaltung, mit den Schritten: Gemeinsames Herstellen einer integrierten Schaltung (1, 2) und einer Teststruktur (N3) mittels derselben Prozeßschritte, Messen elektrischer Parameter an der Teststruktur (N3), Ableiten von Kennwerten aus den gemessenen Parameterwerten, wobei die Kennwerte eine der integrierten Schaltung (1, 2) zugeordnete ESD- bzw. Latch-up-Kennlinie kennzeichnen, und Prüfen, ob die Kennwerte jeweils innerhalb eines ihnen zugeordneten vorbestimmten Bereiches liegen, wobei die Bereiche so gewählt sind, daß eine gewünschte ESD-/Latch-up-Festigkeit vorliegt, wenn die Kennwerte jeweils innerhalb ihres Bereiches liegen.
Abstract:
Bei einer Brennkraftmaschine mit Hochdruck-Speichereinspritzsystem, bei dem das Fördervolumen und der Druck mittels eines Volumenstromregelventils (VCV) und eines Druckregelventils (PCV) eingestellt werden, wird im Schiebebetrieb der Brennkraftmaschine überprüft, ob vorgegebene Freigabebedingungen für die Durchführung der Diagnose erfüllt sind und bei positivem Ergebnis der Abfrage das Regelventil (VCV) für eine vorgegebene Zeitdauer (t1) geschlossen, während der Zeitdauer (t1) Werte für den Kraftstoffdruck (FUP) mittels des Drucksensors (21) erfasst, die Werte für den Kraftstoffdruck (FUP) mit einem vorgegebenen Schwellenwert (FUP-SW) verglichen und das Regelventil (VCV) als fehlerfrei eingestuft wird, wenn die Werte für den Kraftstoffdruck (FUP) innerhalb der Zeit dauer (t1) ausreichend oft unterhalb des Schwellenwertes (FUP_SW) liegen.
Abstract:
The invention relates to a method for determining the ESD/latch-up resistance of an integrated circuit, said method comprising the following steps: an integrated circuit (1, 2) and a test structure (N3) are simultaneously produced by means of the same process steps; electrical parameters of the test structure (N3) are measured; characteristic values are derived from the measured parameter values, said characteristic values characterising an ESD or latch-up characteristic curve associated with the integrated circuit (1, 2); and it is checked whether the characteristic values are respectively contained in a pre-determined range associated with the same. The ranges are selected in such a way that a desired ESD/latch-up resistance is achieved when the characteristic values are respectively contained in their range.
Abstract:
Die Erfindung betrifft eine Programm gesteuerte Anordnung und ein Verfahren zur Identifizierung von ESD- und Latch-up-Schwachstellen im Design oder im Konzept einer integrierten Schaltung, mit einem Vorprozessor (10), der erste Daten (11) über die Beschreibung der integrierten Schaltung, zweite Daten (12) über bereits ESD-charakterisierte Schaltungsteile der integrierten Schaltung und dritte Daten (13) , die Informationen über ESD-Teststandards enthalten, verarbeitet , mit einer dem Vorprozessor nachgeschalteten Simulatoreinrichtung (3), die einen Simulator (19,20) aufweist, der anhand der von dem Vorprozessor erzeugten vierten und fünften Daten eine ESD-Simulation der integrierten Schaltung vornimmt, die einen Steuercontroller (17) zur Steuerung des ESD-Simulationsablauf im Simulators aufweist, mit einer der Simulatoreinrichtung nachgeschalteten Analysiereinrichtung (30), die eine Auswertung der in der Simulatoreinrichtung erzeugten sechsten Daten hinsichtlich ihrer physikalischen Validität und Aussagekraft vornimmt und die Simulationsläufe mit physikalisch relevanten ESD-Ausfallereignissen markiert.
Abstract:
Die Schaltungsanordnung umfasst einen ESD-Schutzpfad (3) mit ESD-Dioden (32) und einem ESD-Schutzelement (31), welcher zwischen einem Anschluss (1) und einer Versorgungsspannung (5) einer integrierten Schaltung (2) geschaltet ist. Parallel zu dem ESD-Schutzelement (31) ist ein Strompfad (4) geschaltet. In einem Normalbetrieb der integrierten Schaltung, in dem das ESD-Schutzelement (31) sperrt, kann über die ESD-Dioden (32) und den Strompfad (4) ein begrenzter Leckstrom fließen. Somit liegt an den ESD-Dioden (32) ein definierter Spannungsabfall vor, der Spannungsabfall am ESD-Schutzelement wird begrenzt und der zulässige Spannungsbereich des Anschlusses (1) erweitert.
Abstract:
Bei einem Regelverfahren, bei dem die Stellung einer Stelleinrichtung (5), die eine Einrichtung (9) zur Stellungsrückmeldung aufweist, in einem Bereich zwischen zwei Endstellungen unter Verwendung einer Messgrösse, die von der Einrichtung (9) zur Stellungsrückmeldung in Abhängigkeit von der Stellung der Stelleinrichtung (5) abgegeben wird, und einer Kennlinie geregelt wird, wird während der Regelung ein Soll-Wert oder ein Ist-Wert für die Stellung überwacht. Die Kennlinie wird adaptiert, wenn der Soll-Wert beziehungsweise der Ist-Wert für die Stellung innerhalb eines vorgegebenen Abstands von einem vorgegebenen Wert für eine Adaptionsstellung liegt.
Abstract:
The invention relates to a CMOS transistor (T) comprising a plurality of individual transistors (T1 Tn) which are connected in a parallel manner. Said individual transistors (T1- Tn) are respectively supplied with an additional series resistor (R). The above-mentioned circuit offers a protection against electrostatic re-charging combined with good high frequency properties of a CMOS transistor and is particularly suitable for analog circuits.
Abstract:
Es ist ein CMOS-Transistor (T) angegeben, welcher eine Vielzahl parallel geschalteter Einzeltransistoren (T1 bis Tn) umfaßt. Die Einzeltransistoren (T1 bis Tn) sind jeweils mit einem zusätzlichen Vorwiderstand (R) versehen. Die beschriebene Schaltung verbindet einen Schutz vor elektrostatischer Entladung mit guten Hochfrequenzeigenschaften eines CMOS-Transistors und ist insbesondere für Analogschaltungen geeignet.