公开(公告)号：WO2011089178A2

公开(公告)日：2011-07-28

申请号：PCT/EP2011/050739

申请日：2011-01-20

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  CREMER, Sébastien ,  LALANNE, Frédéric ,  VERNET, Marc

Inventor： CREMER, Sébastien ,  LALANNE, Frédéric ,  VERNET, Marc

IPC: H01L21/02 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/108 ,  G11C11/401 ,  H01L23/522

CPC classification number: H01L27/10882 ,  G11C11/404 ,  G11C11/4094 ,  H01L23/5223 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10885 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Le circuit intégré comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point-mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E1), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l' électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC, WL) étant disposées entre le transistor (TR) et le condensateur (CDS).

Abstract translation: 集成电路包括DRAM存储器件（DM），其包括至少一个包括具有第一电极（E1），第二电极（E2）和控制电极（EC））的晶体管（TR）的存储单元（CEL） 耦合到所述第一电极的电容器（CDS）和耦合到所述第二电极的至少一个导电线（BLT，BLC）和耦合到所述控制电极的至少一个第二导电线（WL），所述导电线 ，BLC，WL）位于晶体管（TR）和电容器（CDS）之间。

公开(公告)号：WO2011131511A1

公开(公告)日：2011-10-27

申请号：PCT/EP2011/055688

申请日：2011-04-12

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  JEANTET, Olivier ,  VERNET, Marc

Inventor： JEANTET, Olivier ,  VERNET, Marc

IPC: G11C8/08 ,  G11C11/408

CPC classification number: G11C7/00 ,  G11C8/08 ,  G11C11/4085 ,  G11C11/4087 ,  H01L21/50

Abstract: Le dispositif de mémoire vive dynamique, comprend un plan-mémoire comprenant un ensemble de cellules-mémoire du type DRAM comportant plusieurs lignes de cellules-mémoire, et des moyens de sélection de ligne associés à chaque ligne; les moyens de sélection de ligne comprennent un premier étage élévateur de tension (ET1A, ET1B) configuré pour recevoir deux signaux logiques de commande initiaux (DEC0, PHI1) ayant chacun un niveau de tension initial correspondant à un premier état logique et pour délivrer deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant chacun un niveau de tension intermédiaire supérieur audit niveau initial et correspondant audit premier état logique, et un circuit de commande (CCM) avec élévation de tension destiné à être alimenté par le biais de transistors PMOS avec une tension d' alimentation ayant un deuxième niveau de tension supérieur au niveau intermédiaire, et configuré pour, en présence des deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant leur premier état logique, délivrer aux grilles des transistors des cellules-mémoire de ladite ligne (WL), un signal logique de sélection (SWL) ayant le deuxième niveau de tension.

Abstract translation: 动态读/写存储器件包括存储器方案，其包括一组包括多个存储器单元线的DRAM存储器单元，以及与每行相关联的线选择装置; 线路选择装置包括：第一升压级（ET1A，ET1B），被配置为接收每个具有与第一逻辑状态对应的初始电压电平的两个初始逻辑信号（DEC0，PHI1），并且传送两个中间控制逻辑信号（DEC1 ，PHI1），每个具有大于所述初始电平且对应于所述初始逻辑状态的中间电压，以及旨在由具有第二电压电平的电源电压的PMOS晶体管提供升压的控制电路（CCM） 大于中间电平，并且被配置为在其处于其第一逻辑状态的两个中间控制逻辑信号（DEC1，PHI1）的存在下传送到所述线路（WL）的存储器单元的晶体管栅极，选择 具有第二电压电平的逻辑信号（SWL）。

公开(公告)号：WO2011089178A3

公开(公告)日：2011-09-29

申请号：PCT/EP2011050739

申请日：2011-01-20

Applicant: ST MICROELECTRONICS CROLLES 2 ,  CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

Inventor： CREMER SEBASTIEN ,  LALANNE FREDERIC ,  VERNET MARC

IPC: H01L21/02 ,  G11C11/401 ,  H01L21/8242 ,  H01L23/522 ,  H01L27/02 ,  H01L27/108

CPC classification number: H01L27/10882 ,  G11C11/404 ,  G11C11/4094 ,  H01L23/5223 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10885 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The integrated circuit comprises a DRAM memory device (DM) comprising at least one memory cell (CEL) including a transistor (TR) having a first electrode (E1), a second electrode (E2) and a control electrode (EC), and a capacitor (CDS) coupled to said first electrode, and at least one electrically conductive line (BLT, BLC) coupled to the second electrode and at least one second electrically conductive line (WL) coupled to the control electrode, said electrically conductive lines (BLT, BLC, WL) being located between the transistor (TR) and the capacitor (CDS). The capacitor can be provided above the fifth metal level.

Abstract translation: 集成电路包括DRAM存储器件（DM），其包括至少一个包括具有第一电极（E1），第二电极（E2）和控制电极（EC））的晶体管（TR）的存储单元（CEL） 耦合到所述第一电极的电容器（CDS）和耦合到所述第二电极的至少一个导电线（BLT，BLC）和耦合到所述控制电极的至少一个第二导电线（WL），所述导电线 ，BLC，WL）位于晶体管（TR）和电容器（CDS）之间。 电容器可以设置在第五金属层上方。